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AR# 62265

AXI Memory Mapped to PCI Express v2.5 - KC705 ボードのデフォルトのクロック配置が不正

説明

問題の発生したバージョン : v2.5
修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 54646)

AXI Memory Mapped to PCI Express v2.5 コアの KC705 ボード用のサンプル デザインを使用すると、不正なクロック配置が原因でリンク アップしません。

ソリューション

この問題を修正するには、最上位デザインの制約ファイルを見つけます (通常ファイル名は xilinx_axi_pcie_7x_ep_<link_config>_<blk_locn>.xdc)。

次の制約を検索します。

set_property LOC IBUFDS_GTE2_X0Y3 [get_cells refclk_ibuf]

これを次のものに置き換えます。

set_property LOC IBUFDS_GTE2_X0Y1 [get_cells refclk_ibuf]

改訂履歴
2014/10/06 - 初版

AR# 62265
日付 10/08/2014
ステータス アクティブ
種類 一般
ツール
  • Vivado Design Suite - 2014.3
IP
  • AXI PCI Express (PCIe)
Boards & Kits
  • Kintex-7 FPGA KC705 Evaluation Kit
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