AR# 62470

JESD204 v5.2 - 2014.2 の JESD204 v5.2 でデフォルトのライン レートを使用すると CPLL パワーダウンがスタートアップで駆動されない

説明

デフォルトのトランシーバー ファイル (デフォルトのライン レート) を使用する JESD204 v5.2 (rev. 1) Kintex-7 および Virtex-7 デザインでは、<corename>_gtwizard_0_gt.v の cpll_pd_i が cpllreset_ovrd_i によって間違って駆動されます。

ソリューション

Kintex-7 および Virtex-7 デザインでは、cpll_pd_i が cpllpd_ovrd_i によって駆動されるべきです。

(ライン レートを変更したために) トランシーバー ファイルをアップデートした場合は、何もする必要はありません。  

Xilinx JESD204 IP によって生成されたデフォルトのファイルすべてをデザインで使用している場合は、次のソリューションを使用できます。

  • Vivado 2014.3 にデザインをアップデートし、この問題が修正されている JESD204 v6.0 を使用します。
     
  • [Support Logic in Example Design] を使用して JESD204 を生成した場合は、必要なライン レートで GT Wizard を再生成し、『JESD204 製品ガイド』 (PG066) に記載されているトランシーバー コンフィギュレーションのアップデート手順に従ってファイルを置換します。
     
  • [Shared Logic in Core] を使用して JESD204 IP を生成した場合は、JESD204 コアを再生成し、[Out-of-Context Settings] で DCP がディスエーブルになっていることを確認します。 
    次に、Vivado のデフォルト以外のテキスト エディターで <corename>_gtwizard_0_gt.v ファイルを開き、次の行を見つけます。
     
                        cpll_pd_i = cpllreset_ovrd_i;          
    この行を次のように変更します。
                        cpll_pd_i = cpllpd_ovrd_i;
AR# 62470
日付 10/14/2014
ステータス アクティブ
種類 一般
IP