AR# 62471

UltraScale FPGA Gen3 Integrated Block for PCI Express v3.1 - 2014.2 のデザインを 2014.3 でインプリメントするとタイミング違反が発生する

説明

問題の発生したバージョン : 3.1
修正バージョンおよびその他の既知の問題 : (ザイリンクス アンサー 57945)

UltraScale FPGA Gen3 Integrated Block for PCI Express コアを含む Vivado 2014.2 デザインを、Vivado 2014.3 でインプリメントしています。

このバージョンのツールだと、デザインにタイミング違反があるとレポートされます。

これは Vivado 2014.2 ではなかったことです。

ソリューション

この問題を回避するには、次の手順に従ってください。

  • 現在の PCIe コアを削除して、新しいコアに置き換えます。
    コアは最初から生成する必要があります。コアを再生成するだけでは、同じ問題が起きます。
     
  • 生成されたサンプル デザインの XDC ファイルの制約を確認し、ユーザーの XDC ファイルをそれに応じてアップデートします。


注記 : [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。
問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴
2014/10/10 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
57945 UltraScale FPGA Gen3 Integrated Block for PCI Express - リリース ノートおよび既知の問題 N/A N/A
AR# 62471
日付 10/17/2014
ステータス アクティブ
種類 既知の問題
IP