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AR# 62590

2014.2 Vivado IP インテグレーター - 「ERROR: [xilinx.com:ip:util_vector_logic:1.0-10] /axi_msk_bresp: Both input pins Op1 and Op2 of ip "/axi_msk_bresp" must be connected」というエラー メッセージが表示される

説明

axi_msk_bresp および axi_msk_rresp を util_vector_logic の入力ピンに接続していても、ブロック図の検証時に次のようなエラー メッセージが表示されます。

ERROR: [xilinx.com:ip:util_vector_logic:1.0-10] /axi_msk_bresp: Both input pins Op1 and Op2 of ip "/axi_msk_bresp" must be connected
ERROR: [xilinx.com:ip:util_vector_logic:1.0-10] /axi_msk_rresp: Both input pins Op1 and Op2 of ip "/axi_msk_rresp" must be connected

この問題の原因は何ですか。

ソリューション

Vivado 2014.2 には、2 ビットのデータについて util_vector_logic は [0:1] を使用し AXI インターコネクトは [1:0] を使用するという既知の問題があります。

この問題を回避するには、HDL コードを用いて独自のゲート (AND など) を作成し、これを IP に統合して util_vector_logic の置き換えに使用します。

AR# 62590
日付 02/16/2015
ステータス アーカイブ
種類 一般
IP
  • AXI Interconnect
  • Util Vector Logic
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