AR# 62668

UltraScale FPGA Gen3 Integrated Block for PCI Express v3.1 - VHDL バージョンのコアの場合にサンプル デザインのシミュレーションおよび合成でエラーが発生する

説明

問題の発生したバージョン : v3.1
修正バージョンおよびその他の既知の問題 :
(ザイリンクス アンサー 57945) を参照

UltraScale FPGA Gen3 Integrated Block for PCI Express v3.1 コア サンプル デザインの特定のコンフィギュレーションをシミュレーションおよび合成する際に、コア コンフィギュレーション GUI で VHDL が言語として選択されていると、構文に関する問題が原因でエラーが発生することがあります。

ソリューション

これは既知の問題で、次のコア リリースで修正される予定です。 

この問題を回避するには、次のコード変更が必要です。

ソース ファイルの pcie3_ultrascale_0.vhd <project_name/pcie3_ultrascale_0_example/pcie3_ultrascale_0.srcs/sources_1/ip/> で、次のように変更します。

    • 変更前 : cfg_per_function_output_request => STD_LOGIC_VECTOR(TO_UNSIGNED(0, 1)),          変更後 : cfg_per_function_output_request => '0',
    • 変更前 : cfg_power_state_change_ack => STD_LOGIC_VECTOR(TO_UNSIGNED(0, 1)),               変更後 : cfg_power_state_change_ack => '0',
    • 変更前 : cfg_err_cor_in =>STD_LOGIC_VECTOR(TO_UNSIGNED(0, 1)),                                        変更後 : cfg_err_cor_in => '0',
    • 変更前 : cfg_err_uncor_in =>STD_LOGIC_VECTOR(TO_UNSIGNED(0, 1)),                                    変更後 : cfg_err_uncor_in => '0',
    • 変更前 : cfg_config_space_enable  =>STD_LOGIC_VECTOR(TO_UNSIGNED(1,1)),                       変更後 : cfg_config_space_enable => '1'
    • 変更前 : cfg_req_pm_transition_l23_ready => STD_LOGIC_VECTOR(TO_UNSIGNED(0, 1)),        変更後 : cfg_per_function_output_request => '0',
ソース ファイルの pcie3_uscale_rp_top.v <project_name/pcie3_ultrascale_0_example/pcie3_ultrascale_0.srcs/sim_1/imports/simulation/dsport/> で、次の行を追加します。

  • 行 125         
    • wire [5:0] cfg_ltssm_state,
  • 行 781 の後
    • .cfg_ltssm_state (cfg_ltssm_state)

注記 : [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴
2014/11/14 - 初版


AR# 62668
日付 11/26/2014
ステータス アクティブ
種類 既知の問題
デバイス
IP