AR# 63077

AXI Bridge for PCI Express Gen3 v1.0 (Rev1) - s_axis_arready がデフォルトでアサートされない

説明

AXI Bridge for PCI Express Gen3 v1.0 コアはデフォルトで s_axis_arready 信号をアサートしません。

ソリューション

この問題は、コアに Command Register でデフォルトで設定された Bus Master Enable (BME) ビットが含まれないために発生します。
 
BME ビットは、アップストリーム デバイス (Root Complex) に対してメモリ読み出し動作が開始 (s_axis_arready がアサート) されるように設定する必要があります。

シミュレーションでは、このビットはサンプル デザインの pci_exp_usrapp_tx.v のコンフィギュレーション書き込みタスクと一緒に設定できます。
 

TSK_TX_TYPE0_CONFIGURATION_WRITE(DEFAULT_TAG, 12'h04, 32'h00000007, 4'h1)


改訂履歴
2014/10/12 - 初版


AR# 63077
日付 02/16/2015
ステータス アクティブ
種類 一般
IP