UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 63125

2014.3 パーシャル リコンフィギュレーション - 2 回目のコンフィギュレーションで LOC がないことに関する DRC エラーが発生する

説明

パーシャル リコンフィギュレーション (PR) デザインで、I/O は最初のコンフィギュレーションで制約されました。 

この際、DRC で問題は見つかりませんでした。

ただし、2 回目のコンフィギュレーションで、スタティックな配置/配線結果がインポートされると、I/O 制約がないことに関する DRC エラーが発生します。

UCIO-1#1 Critical Warning
Unconstrained Logical Port 
16 out of 54 logical ports have no user assigned specific location constraint (LOC). This may cause I/O contention or incompatibility with the board power or connectivity affecting performance, signal integrity or in extreme cases cause damage to the device or the components to which it is connected. To correct this violation, specify all pin locations. This design will fail to generate a bitstream unless all logical ports have a user specified site LOC constraint defined. To allow bitstream creation with unspecified pin locations (not recommended), use this command: set_property SEVERITY {Warning} [get_drc_checks UCIO-1]. NOTE: When using the Vivado Runs infrastructure (e.g. launch_runs Tcl command), add this command to a .tcl file and add that file as a pre-hook for write_bitstream step for the implementation run. Problem ports: Linear_Flash_data[15:0].
Related violations: <none>

 

ソリューション

LOC 制約がないことを示すこの DRC エラーは無視しても問題ありません。 このメッセージは、Vivado Design Suite 2015.1 リリースからは削除されます。
AR# 63125
日付 02/24/2015
ステータス アーカイブ
種類 一般
デバイス
ツール
このページをブックマークに追加