AR# 63165

MIG 7 Series DDR2/DDR3 v2.3 - freq_refclk に対して opt_design で追加される余分な BUFG により最小パルス幅のタイミング警告が発生することがある

説明

問題の発生したバージョン : MIG 7 Series v2.3
修正バージョン : (ザイリンクス アンサー 54025) を参照

opt_design により、PLL 出力クロックの freq_refclk と PHY の PHASER_IN への FREQREFCLK 入力との間に BUFG が追加されます。 

これが原因で、最小パルス幅の警告が MIG デザインで発生することがあります。


ソリューション

opt_design の retarget フェーズによってこの BUFG が PLL 出力に追加されたことは、インプリメンテーション ログ ファイルで確認できます。

Phase 1 Retarget
INFO: [Opt 31-138] Pushed 10 inverter(s) to 78 load pin(s).
INFO: [Opt 31-194] Inserted BUFG ClkFreq_BUFG_inst to drive 22 load(s) on clock net ClkFreq
INFO: [Opt 31-193] Inserted 1 BUFG(s) on clock nets
INFO: [Opt 31-49] Retargeted 0 cell(s).

この余分な BUFG は必要ないため、削除する必要があります。 

この問題は、次のオプションを使用して回避できます。

1) opt_design を実行する際には、retarget オプションを実行しないようにする

2) 次のパラメーターを設定して BUFG 挿入をディスエーブルにする

これは、opt_design を実行する前に行ってください。
set_param logicopt.enableBUFGinsertCLK 0

3) MIG コアを直接変更して、PLL から PHASER へのクロック出力信号に DONT_TOUCH 属性を含める
 

(* dont_touch="true" *) wire        freq_refclk;
(* dont_touch="true" *) wire        mem_refclk;
(* dont_touch="true" *) wire        sync_pulse;


改訂履歴
2015/1/21 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54025 MIG 7 Series - Vivado の IP リリース ノートおよび既知の問題 N/A N/A
AR# 63165
日付 01/26/2015
ステータス アクティブ
種類 既知の問題
デバイス
ツール
IP