AR# 63698

UltraScale Kintex FPGA スピード ファイルのデザイン アドバイザリ - ILA コアを使用したときに示されるホールド違反は無視可能

説明

UltraScale Kintex FPGA スピード ファイル (rev 1.13) では、ILA コアで使用される専用接続でホールド スラック違反が示されます。 

このスピード ファイルでは一部のスライス ピン タイミング要件の見積もりが不必要に悪く、専用パスでタイミング違反が示されます。 

デザインをハードウェアで実行したときに、これらのパスでタイミング違反が発生することはありません。 

使用されるプリミティブは CFGLUT5 ですが、これは合成ツールで推論されず、ILA コアでのみ使用されます。 
 
そのため、ILA コアをインスタンシエートしたときに発生するタイミング違反は無視しても問題ありません。

次の例では 9ps の違反が示されていますが、この値は接続にどの専用ピンが使用されるかによって異なります。
 
Slack (VIOLATED) :        -0.009ns  (arrival time - required time)
  Source:                 ILA_inst/inst/<path>/I_WHOLE_SLICE.G_SLICE_IDX[0].U_ALL_SRL_SLICE/u_srlC/S1/CLK
  Destination:          ILA_inst/inst/<path>/I_WHOLE_SLICE.G_SLICE_IDX[0].U_ALL_SRL_SLICE/u_srlB/S2/D
    

ソリューション


スピード ファイルは、2015.1 で正しいホールド タイム値でアップデートされる予定です。

データシートには、2015.1 がリリースされたときにプロダクション デバイスの新しいスピード ファイル バージョン 1.15 が反映されます。


回避策 :

Vivado 2014.4.1 でプロダクション rev 1.13 のデザインを実行する場合は、ILA_inst コアの CLK から D へのホールド スラック違反は無視しても問題ありません。これらのタイミング違反によりハードウェアでエラーが発生することはありません。


改訂履歴
1.1 - 初版

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
63596 UltraScale DDR4/DDR3/RLDRAM3 - 2014.4.1 を使用しているとホールド違反が発生する可能性がある N/A N/A
AR# 63698
日付 05/12/2015
ステータス アクティブ
種類 デザイン アドバイザリ
ツール