AR# 63849

JESD204 v6.1 製品ガイド (PG066) - 表 2-14 および表 2-15 に間違いがある

説明

『JESD204 製品ガイド』 (PG066) v6.1 に、7 シリーズ デバイスのオプションのトランシーバー デバッグ ポート (表 2-14) および UltraScale デバイスのオプションのトランシーバー デバッグ ポート (表 2-15) がリストされています。

これらの表には、クロック ドメインもリストされています。

2 つの信号 (gt_rxlpmen および gt_txdiffctrl) のクロック ドメインが不正です。

ソリューション

表 2-14 および表 2-15 の次の信号は、コア クロック (rx_core_clk または tx_core_clk) に同期していると示されています。

 

これらの信号はコアへの非同期信号であり、PG066 v6.1 に示されているようにコア クロックに同期していません。

表 2-14 および表 2-15 は、正しくは次のようになります。

 

これは、(PG066) v7.0 で修正されています。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54480 LogiCORE IP JESD204 - Vivado 2013.1 およびそれ以降のバージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 63849
日付 04/26/2016
ステータス アクティブ
種類 一般
IP