AR# 63985

Vivado シミュレータを使用したビヘイビアー シミュレーションの実行方法

説明

RTL (レジスタ転送レベル) のビヘイビアー シミュレーションにより、合成またはインプリメンテーション ツールで変換を行う前に、デザインをシミュレートおよび検証することができます。

通常は、コードの構文を検証し、意図どおりにコードが機能していることを確認するために、これを実行します。

このアンサーでは、Vivado IDE とコマンド ラインから Vivado シミュレータを使用してビヘイビアー シミュレーションを実行する方法について説明します。

ソリューション

Vivado IDE:
 
  1. Vivado RTL プロジェクトを作成します。
  2. シミュレーション ソースを作成し追加します。
  3. 必要であれば、Vivado シミュレータのシミュレーション設定を指定します。
  4. Flow Navigator から [Run Simulation] → [Run Behavioral Simulation] をクリックします。
       


コマンド ライン :
 
  1. xvhdl/xvlog コマンドを使用してデザイン ファイルを解析します。
  2. xelab コマンドを使用してデザイン スナップショットをエラボレートし、生成します。
  3. xsim コマンドを使用してデザイン スナップショットをシミュレートします。

例 :
 
xvlog file1.v
xvhdl file2.vhd
xvlog top.v
xelab -debug typical top -s top_sim
xsim top_sim -gui -t xsim_run.tcl
または、プロジェクト ファイル (.prj) に HDL ソースを含め、そのプロジェクト ファイルを解析します。
 
例 :
 

xelab -prj tb_beh.prj -debug typical top -s top_sim
xsim top_sim -gui -t xsim_run.tcl

プロジェクト ファイル内で次の構文を使用します。

verilog <work_library> <file_names>... [-d <macro>]...[-i <include_path>]...
vhdl <work_library> <file_name>
sv <work_library> <file_name>
注記 :
 
デザインにインスタンシエートされたデバイス ライブラリ コンポーネントが含まれていないと、RTL シミュレーションはアーキテクチャごとに行われません。

含まれている場合は、それぞれの検索ライブラリに対し、xelab コマンドで -L オプションを指定する必要があります。

また、glbl モジュールをコンパイルし、デザイン最上位ファイルとともに読み込む必要があります。

例 :

xvlog $XILINX_VIVADO/data/verilog/src/glbl.v

xelab -debug typical -L secureip -L unisims_ver -L unimacro_ver top glbl -s top_sim 

    
高いパフォーマンスを得るため、デザインがまったくデバッグできない状態にコンパイルされている場合 (xelab コマンド ラインで -debug <options> を指定するか、または -debug off を指定する)、xsim -gui <snapshot> を実行して波形を追跡しようとしている場合、波形ウィンドウは空白のままになります。 

Vivado シミュレータの使用およびそのコマンド ライン オプションについては、(UG900) 『Vivado Design Suite ユーザー ガイド : ロジック シミュレーション』を参照してください。

http://japan.xilinx.com/support/documentation/sw_manuals_j/xilinx2015_1/ug900-vivado-logic-simulation.pdf

アンサー レコード リファレンス

マスター アンサー レコード

AR# 63985
日付 05/05/2015
ステータス アクティブ
種類 一般
ツール