AR# 63987

シミュレーション - Vivado シミュレータを使用した論理シミュレーションの実行方法

説明

合成またはインプリメンテーションの後、論理シミュレーションを実行できます。

これにより、合成済みまたはインプリメント済みデザインが論理要件を満たしており、正しく動作するかどうかを確認できます。

このアンサーでは、Vivado IDE およびコマンド ラインから Vivado シミュレータを使用して論理シミュレーションを実行する方法について説明します。

ソリューション

Vivado IDE :

  1. Vivado プロジェクトで合成またはインプリメンテーションを実行します。
  2. 必要であれば、Vivado シミュレータのシミュレーション設定を指定します。
  3. Flow Navigator から次を選択します。
    [Run Simulation] → [Run Post-Synthesis Functional Simulation]
    または
    [Run Simulation] > [Run Post-Implementation Functional Simulation]
    合成またはインプリメンテーションが正しく実行されている場合にのみ、オプションが使用可能になります。
     

 

 

コマンド ライン :

1) 論理シミュレーション ネットリストを生成します。 

論理シミュレーション ネットリストは折りたたまれた階層ネットリストで、プリミティブ モジュールまたはエンティティ レベルに展開できます。階層の最下位はプリミティブで構成されます。 

次の Tcl コマンドでは、合成済みまたはインプリメント済みデザイン データベースを使用して 1 つのネットリストがデザイン全体に対して書き出されます。

例 :

        open_checkpoint top.dcp
        write_verilog -mode funcsim top_funcsim.v (Verilog の場合)
        write_vhdl -mode funcsim top_funcsim.vhd (VHDL の場合)

警告: 独立階層 (OOC) モジュールとして生成された出力ファイルを持つ IP モジュールがデザインに含まれている場合、Synthesis post.tcl スクリプトで write_verilog コマンドを実行しても正しく機能しません。 

合成プロセスでは、これらの OOC モジュールにアクセスできず、モジュールはブラック ボックスとして表示されます。この場合の正しいオプションは、合成済みデザインを開き (プロジェクト レベルからデザインを読み込む)、write_verilog を実行することです。


2) 多くの場合、ビヘイビアー シミュレーションに使用したものと同じテスト ベンチを使用して、より正確なシミュレーションを実行できます。

ビヘイビアー シミュレーションの場合と同様に、個々のファイルまたはプロジェクト ファイルを解析したら、スナップショットのエラボレーションと生成を行い、その後シミュレーションします。

例 :

        xvlog top_funcsim.v
        xvlog testbench.v
        xvlog $XILINX_VIVADO/data/verilog/src/glbl.v
        xelab -debug typical -L secureip -L unisims_ver testbench glbl -s top_funcsim
        xsim top_funcsim -gui

Vivado シミュレータの使用およびそのコマンド ライン オプションについては、『Vivado Design Suite ユーザー ガイド : ロジック シミュレーション』 (UG900) を参照してください。

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug900-vivado-logic-simulation.pdf

アンサー レコード リファレンス

マスター アンサー レコード

AR# 63987
日付 09/29/2016
ステータス アクティブ
種類 一般
ツール