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AR# 64021

Vivado 合成 - クロックに wait until 文を使用すると RAM が推論されない

説明

次の HDL を使用して RAM を記述すると、Vivado で RAM が推論されず、レジスタが推論されます。

    G1: for i in D'range generate
        process
        begin
        wait until CLK = '1';
            if (CEN = '0')  then
                if  (GWEN = '0') and (WEN(i) = '0') then
                    mem(to_integer(unsigned(A)))(i) <= D(i);
                end if;
                Q(i) <= mem(to_integer(unsigned(A)))(i);
            end if;
        end process;
    end generate;

ソリューション

wait until 文は RAM の推論にはサポートされません。

次を文使用してください。

if rising_edge(CLK)
または
if (CLK'event and CLK = '1')
AR# 64021
日付 04/08/2015
ステータス アクティブ
種類 既知の問題
ツール
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