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Vivado シミュレーション ライブラリの使用 - UNIMACRO ライブラリ

説明

デザインにコンポーネントをインスタンシエートする際、シミュレータでコンポーネントの機能を記述したライブラリが参照されていないと、シミュレーションが正しく実行されません。

ザイリンクス ライブラリは、モデルの機能に基づいてカテゴリに分類されます。

シミュレーション ポイントによって異なるシミュレーション ライブラリを指定する必要があります。

このアンサーでは、UNIMACRO ライブラリについて詳しく説明します。

ソリューション

RTL でデバイス マクロがインスタンシエートされる場合、ビヘイビアー シミュレーションで UNIMACRO ライブラリが使用されます。

デバイス マクロのリストは、Vivado Design Suite 7 シリーズ FPGA および Zynq-7000 SoC ライブラリ ガイド』 (UG953) を参照してください。
マクロは、マクロ パラメーター設定に基づいてデバイス プリミティブに関連付けられます。

このため、論理シミュレーションでは、UNISIM ライブラリが代わりに使用されます。

VHDL UNIMACRO ライブラリ
VHDL UNIMACRO ライブラリは <Vivado_Install_Dir>/data/vhdl/src/unimacro にあります。

これらのマクロを使用するには、各ファイルの冒頭に次の 2 行を含めます。
 

library UNIMACRO;
use UNIMACRO.Vcomponents.all;

また、このライブラリをコンパイルして、シミュレータにマップする必要があります。

その方法はシミュレータによって異なります。

Verilog UNIMACRO ライブラリ
Verilog UNIMACRO ライブラリは <Vivado_Install_Dir>/data/verilog/src/unimacro にあります。
Verilog では、個々のライブラリ モジュールは別々の HDL ファイルで指定されています。

これにより、ライブラリを指定する -y オプションを使用して、指定ディレクトリですべてのコンポーネントを検索でき、また自動的にライブラリを展開できます。

VHDL の場合は必須ですが、Verilog の場合は、モジュールを使用する前に Verilog UNIMACRO ライブラリを HDL ファイルで指定しておく必要はありません。

Verilog の場合、大文字と小文字が区別されるので、UNIMACRO マクロのインスタンシエーション名が、BRAM_TDP_MACRO のように、大文字で指定されていることを確認してください。
あらかじめコンパイルされているライブラリを使用する場合は、そのライブラリにポイントするよう、正しいシミュレータ コマンドライン オプションを使用してください。

Vivado シミュレータの場合は次のようになります。
 

-L unimacro_ver -L unisims_ver

UNIMACRO モデルが基本となる UNISIM モデルをインスタンシエートするので、UNISIM ライブラリもポイントされます。
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日付 05/21/2018
ステータス アクティブ
種類 一般
ツール