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AR# 64142

Vivado IPI - AXI Ethernet Subsystem v6.2 以前 - UltraScale SGMII over LVDS - 同期およびリセット問題

説明

LVDS で SGMII を使用した UltraScale デバイスに AXI イーサネットを使用すると、同期 SGMII が安定しません。

同期およびリセットに問題があります。

このアンサーでは、BD デザインで生成されたコアの場合の、この問題解決方法を説明します。 


IP カタログで生成されている AXI イーサネットの場合は、(ザイリンクス アンサー 63914) を参照してください。

ソリューション

LVDS を介した AXI Ethernet SGMII デザインで [Shared Logic in Example Design] が選択されている場合は、IDELAY 制御エレメントが必要ですが、これは現在 IPI カタログにはありません。
 
このため、この IDELAY 制御エレメントをローカル pcore として追加して、接続する必要があります。
 
次の手順に従ってください。
 
1)      util_idelay 制御エレメントをローカル pcore として追加します。
2)      IPI の要件にしたがってシステムを作成します。
3)      アドレス エディターでアドレスを割り当てます。
4)      BD デザインを保存し、エラーや警告メッセージが表示されないことを確認するため、そのデザインを検証します。
5)      IPI デザインに IDELAY エレメントを追加します。
6)      625MHz クロックを IDELAY 制御エレメントに接続します。
7)      プロセッサ システム リセットをインスタンシエートし、625MHz クロックに同期したリセットを生成して、これを IDELAY 制御リセット入力に接続します。
8)      BD デザインを保存します。
9)      [generate output products] を実行し、ラッパー コマンドを作成します。
 
10)   BD をロックします。BD のプロパティを設定するタブにチェックボックスがあるので、それをチェックします。
       これで、変更したファイルが Vivado で上書きされなくなります。
 
11)   次のアンサーで説明されているように、serdes_1_to_10_ser8.v およびラッパーに変更を適用します。
 
serdes_1_to_10_ser8.v で ib0 を delay_controller_wrap の enable_monitor に接続します。
 
b.      (ザイリンクス アンサー 63844) で説明されているように変更を加えます。

i.      生成された serdes_1_to_10_ser8.v ファイルに次の変更を加えアップデートします。

rxclk_div4 クロックに同期した、リセット シンクロナイザーをリセットに追加します。
 
次のモジュールのインスタンスの RST ピンに reset_sync を接続します。
 
  • idelay_m
  • idelay_s
  • idelay_cal
次のモジュール インスタンスで EN_VTC の ~idelay_rdy への接続を解除して、1b0 に接続します。
  • idelay_m
  • idelay_s
  • idelay_cal

ii.      最上位からの idelay_rdy を serdes_1_to_10_ser8 へと、生成されたラッパーを使用して伝搬します。

つまり、lvds_transceiver_ser8.v ファイルの入力ポート <ethernet instance>/inst/pcs_pma/inst/lvds_transceiver_mw/serdes_1_to_10_ser8_i/idelay_rdy へと伝搬します。
 
12)   合成およびフローの残りを実行します。

 

AR# 64142
日付 04/30/2015
ステータス アクティブ
種類 一般
デバイス
  • Zynq-7000
  • Artix-7
  • Kintex-7
  • More
  • Virtex UltraScale
  • Kintex UltraScale
  • Virtex-7
  • Less
ツール
  • Vivado Design Suite - 2015.1
IP
  • AXI Ethernet
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