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AR# 64184

7 Series FPGAs Transceiver Wizard v3.5 - リリース ノードおよび既知の問題

説明

このアンサーでは、Vivado 2015.1 デザイン ツールでリリースされた 7 Series FPGAs Transceiver Wizard v3.5 のリリース ノートおよび既知の問題を示します。

ソリューション

リリース ノート :


  •  各レーンのチューニングを有効にするために GTZ CTLE チューニング コードをアップデート。
  •  TX および RX のスタートアップ FSM に対して個別のリセットを追加 (GTZ 以外)。
     

既知の問題 :


問題 : 基準クロックの入力周波数が最大許容ファブリック クロック周波数を超えていると、パルス幅違反が発生します。

 
回避策 :
 
CPLL レール ロジックに REFCLK を直接接続するのではなく、REFCLK/2 クロックを接続します。

 
ユース ケース 1 :

次は、サンプル デザインに共有ロジックがある場合に実行する手順です。
 
ファイル 1 - <component_name>_gt_usrclk_source.v :
 
1)      新しい出力ポートの REFCLK_DIV2 を追加します。
2)      次に示すように、IBUFDS_GTE2 の ODIV2 ピンから出力をして REFCLK_DIV2 に割り当てます。
 
IBUFDS_GTE2 ibufds_inst
    (
        .O               (gtrefclk_i),
        .ODIV2           (gtrefclk2_i),
        .CEB             (tied_to_ground_i),
        .I               (GTREFCLK_PAD_P_IN),
        .IB              (GTREFCLK_PAD_N_IN)
    );
 
assign REFCLK_DIV2 = gtrefclk2_i;
 
ファイル 2 - <component_name>_support.v :
 
1)      インスタンシエートされた <component_name>_gt_usrclk_source モジュールにポートをもう 1 つ追加します。
         .REFCLK_DIV2(refclk_div2_i)
2)      インスタンシエートされた <component_name> モジュールにポートをもう 1 つ追加します。
        .REFCLK_DIV2(refclk_div2_i)
 
ファイル 3 -  <component_name>.v :
 
1)      新しい入力ポートの REFCLK_DIV2 を追加します。
2)      インスタンシエートされた <component_name>_init モジュールにポートをもう 1 つ追加します。
        .REFCLK_DIV2(REFCLK_DIV2)
 
ファイル 4 -  <component_name>_init.v :
 
1)      新しい入力ポートの REFCLk_DIV2 を追加します。
2)      インスタンシエートされた <component_name>_multi_gt モジュールにポートをもう 1 つ追加します。
         .REFCLK_DIV2(REFCLK_DIV2)
 
ファイル 5 - <component_name>_multi_gt.v :
 
1)      新しい入力ポートの REFCLk_DIV2 を追加します。
2)      インスタンシエートされた <component_name>_cpll_railing モジュールで refclk_in ポート接続を変更します。
         .refclk_in (REFCLK_DIV2)
 
ユース ケース 2 :

次は、IP に共有ロジックがある場合に実行する手順です。
 
ファイル 1 - <component_name>_gt_usrclk_source.v :
 
1)      新しい出力ポートの REFCLK_DIV2 を追加します。
2)      次に示すように、IBUFDS_GTE2 の ODIV2 ピンから出力をして REFCLK_DIV2 に割り当てます。
 
IBUFDS_GTE2 ibufds_inst
    (
        .O               (gtrefclk_i),
        .ODIV2           (gtrefclk2_i),
        .CEB             (tied_to_ground_i),
        .I               (GTREFCLK_PAD_P_IN),
        .IB              (GTREFCLK_PAD_N_IN)
    );
 
Assign REFCLK_DIV2 = gtrefclk2_i;
 
ファイル 2 - <component_name>_support.v :
1)      インスタンシエートされた <component_name>_gt_usrclk_source モジュールにポートをもう 1 つ追加します。
                .REFCLK_DIV2(refclk_div2_i)
2)      インスタンシエートされた <component_name>_init モジュールにポートをもう 1 つ追加します。
        .REFCLK_DIV2(refclk_div2_i)
 
ファイル 3 - <component_name>_init.v :
1)      新しい入力ポートの REFCLk_DIV2 を追加します。
2)      インスタンシエートされた <component_name>_multi_gt モジュールにポートをもう 1 つ追加します。
        .REFCLK_DIV2(REFCLK_DIV2)
 
ファイル 4 - <component_name>_multi_gt.v :
1)      新しい入力ポートの REFCLk_DIV2 を追加します。
2)      インスタンシエートされた <component_name>_cpll_railing モジュールで refclk_in ポート接続を変更します。
        .refclk_in (REFCLK_DIV2)
 

 
改訂履歴

2015/04/08 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54691 7 Series FPGAs Transceivers Wizard - Vivado 2013.1 およびそれ以降のバージョンのリリース ノートおよび既知の問題 N/A N/A
AR# 64184
日付 04/30/2015
ステータス アクティブ
種類 一般
ツール
  • Vivado Design Suite - 2015.1
IP
  • 7 Series FPGAs Transceivers Wizard
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