AR# 64258

Zynq-7000 SoC、PS DDRC - ECC がイネーブルの場合に CHE_CORR_ECC_ADDR_REG_OFFSET レジスタでレポートされる列アドレスが正しくないことがある

説明

Zynq-7000 では、ddrc.CHE_CORR_ECC_ADDR_REG_OFFSET および ddrc.CHE_UNCORR_ECC_ADDR_REG_OFFSET レジスタにより、DRAM デバイスから受信した修正可能/修正不可能なデータの行、バンク、およびアドレス オフセットがレポートされます。

ECC がイネーブルの場合、受信データ ワードの誤りビットの位置によって ddrc.CHE_CORR_ECC_ADDR_REG_OFFSET [CORR_ECC_LOG_COL] および ddrc.CHE_UNCORR_ECC_ADDR_REG_OFFSET[UNCORR_ECC_LOG_COL] フィールドの列アドレスが正しくアップデートされないことがあります。 

たとえば、次のシーケンスが実行されるとコントローラーで列アドレスが正しくレポートされません。

AXI Addr -> Expected Reported Address : Actual Reported Address
0x100000 -> row: 0x40, bank:0x0, col 0x0 row : 0x40, bank:0x0, col 0x0
0x100002 -> row: 0x40, bank:0x0, col 0x1 row : 0x40, bank:0x0, col 0x1
0x100004 -> row: 0x40, bank:0x0, col 0x2 row : 0x40, bank:0x0, col 0x0
0x100006 -> row: 0x40, bank:0x0, col 0x3 row : 0x40, bank:0x0, col 0x1
0x100008 -> row: 0x40, bank:0x0, col 0x4 row : 0x40, bank:0x0, col 0x2
0x10000a -> row: 0x40, bank:0x0, col 0x5 row : 0x40, bank:0x0, col 0x3
0x10000c -> row: 0x40, bank:0x0, col 0x6 row : 0x40, bank:0x0, col 0x4
0x10000e -> row: 0x40, bank:0x0, col 0x7 row : 0x40, bank:0x0, col 0x5

上記の場合、リストされている各アドレスの DRAM の位置にシングル ビットの ECC エラーがあることがわかります。

ソリューション

影響:深刻な問題ではありません。
回避策:ありません。列アドレスは回復できません。列およびバンク アドレスのみが正しいです。
対象となる構成: DDR メモリを使用していて ECC が使用されているシステム。
対象となるデバイス リビジョン:(Xilinx Answer 47916) - 「Zynq-7000 SoC デバイス - シリコン リビジョン間の相違点」を参照してください。


アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
47916 Zynq-7000 SoC デバイス - シリコン リビジョン間の相違点 N/A N/A
AR# 64258
日付 05/28/2018
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス