AR# 64309

UltraScale GTH トランシーバー: TX および RX のレイテンシの値

説明

このアンサーでは、Kintex/Virtex UltraScale FPGA GTH トランシーバーの TX および RX のレイテンシ値を示します。 

ソリューション

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TX:

 

 

内部データ幅 16 20 32 40 Comments
最小 最大 最小 最大 最小 最大 最小 最大  
TX ファブリック インターフェイス ファブリックの幅 ファブリックの幅 ファブリックの幅 ファブリックの幅 TX_FABINT_USRCLK_INT = 1'b1 (デフォルトは 0) の場合、* の値を倍にする。非同期ギアボックス (ギアボックス FIFO) の使用時は丸カッコ内の数字を適用する。
16 32 20 40 32 64 40 80
16* 48 20* 60 32* 96 40* 120
(33*) (99)
PCIe 128B/130B エンコーダー       96 - 126       バイパスの場合は 0
8B/10B エンコーダー   20 20     40 40 バイパスの場合は 0
同期ギアボックス (レガシ ギアボックス)
32 - 64     64 - 128 64 - 128     64B66B - バイパスの場合は 0。CAUI モードにも適用する。
32 - 66     64 - 130 64 - 130     64B67B - バイパスの場合は 0。CAUI モードの場合は、丸カッコ内の範囲。
(64 - 132) (64 - 132)
非同期ギアボックス
(ギアボックス FIFO)
      309-340 309-340     64B66B のみ - 未使用時は 0 レイテンシ。使用時は、0 レイテンシで TX 位相 FIFO がバイパスされる。デフォルトではない TXGBOX_FIFO_INIT_RD_ADDR (IRA) を使用する場合、(4 IRA)*66 UI をレイテンシに追加する。CAUI 数値はこの範囲 (309 340) に近くなる。
TX 位相 FIFO 40-56
(-56-72)
40-56
(-56-72)
50-70
(70-90)
50-70
(70-90)
80-112
(112-144)
80-112
(112-144)
100-140
(140-180)
100-140
(140-180)
TX FIFO を使用する 。XFIFO_ADDR_CFG = HIGH の場合は丸カッコ内の値を適用する。(デフォルトは LOW)
16 20 20 32 (ギアボックス FIFO の使用時は 0) 32 (ギアボックス FIFO の使用時は 0) 40 40 TX FIFO をバイパスする。
TX PCS/PMA バウンダリまで 16 20 20 32 32 40 40  
シリアライザーまで 16 20 20 32 32 40 40 TX XCLK の 1 サイクル (公称値)。
PMA 15 15 15 15 15 15 15 シリアライザー。
例 1: 合計 (UI) -- 指定された内部データ幅に対する絶対最小値 79 95 143 175 ファブリック インターフェイス (NxN) + TX FIFO バイパス + TX PCS/PMA バウンダリまで + シリアライザーまで + PMA。
例 2: 合計 (UI) -- XAUI (8B/10B モード) および TX FIFO   145 205     275 395 ファブリック インターフェイス (最小 NxN、最大 2NxN) + 8B10B + TX FIFO (リセット後のレイテンシの変動) + TX PCS/PMA バウンダリまで + シリアライザーまで + PMA。
例 3: 合計 (UI) - PCIe Gen3 (128B/130B)       239 - 269       ファブリック インターフェイス (32x32) + 128B/130B エンコーダー + TX FIFO バイパス + TX PCS/PMA バウンダリまで + シリアライザーまで + PMA。

 

注記: TXGBOX_FIFO_LATENCY DRP レジスタの使用時は次の点に留意してください。

TX 非同期ギアボックスまでの実際のレイテンシは、TXGBOX_FIFO_LATENCY (DRP 属性) によってレポートされるレイテンシを 65 UI ほど超えます。

属性によってレポートされるレイテンシは、1/8 UI 単位です。

このため、属性から読み出された値はオフセットに追加される前に 8 で割る必要があります。

 

RX:

内部データ幅 16 20 32 40 Comments      
最小 最大 最小 最大 最小 最大 最小 最大        
PMA 40.5 40.5 44.5 44.5 60.5 60.5 68.5 68.5 デシリアライザー。      
PMA から PCS まで 0 0 0 0 0 0 0 0 RX FIFO が使用される      
8 8 10 10 16 16 20 20 RX FIFO バイパス: 1/2 サイクル レイテンシ。      
内部パラレル ループバック: PCS TX から RX まで 16 16 20 20 32 32 40 40 RX FIFO の使用時は内部パラレル ループバック専用。TX の表に記載されている TX PCS/PMA バウンダリから/までのレイテンシ。      
カンマ アライメント 32 55 40 69 64 103 80 129 変動値は複数のモードに対応。XAUI の場合は、丸カッコ内の最小値。PCS シフターを用いた RXSLIDE PMA モードの場合は、角カッコ内の最大値。      
[33] (60) [41] [65] (120) [81]      
16 16 20 20 32 32 40 40 カンマ アライメントなし      
8B/10B デコーダー     20 20     40 40 バイパスの場合は 0      
130BPCIe デコーダーおよびブロック アライメント (128B/130B)         97 - 127       デコーダーは同期、ただし通常動作時そのレイテンシは絶え間なくこの範囲内で変動する。      
PCIe RX エラスティック バッファー         320 - 416 (非ゼロ PPM による変動)       通常動作時 FIFO は一般に、32 UI 隔たれた 2 つのレイテンシを交互に繰り返す。FIFO が有効なデータの受信を開始すると、変動値 (範囲) の残りの 64 UI はスタートアップ状況で決まる。      
PCIe デコード/アライン + エラスティック バッファーの組み合わせ (上 2 列の組み合わせ)         421 - 513 (非ゼロ PPM による変動)       デコード/アラインとエラスティック バッファー間のレイテンシの変動における相関性により、組み合わせの全変動は、それぞれの変動値を合計したものよりも小さくなる。      
エラスティック バッファー 24+ 8xML

(ML = CLK_COR_
MIN_LAT)
40 + 8xML

(ML = CLK_COR_
MIN_LAT)
30 + 10xML 50 + 10xML 48 + 8xML 80 + 8xML 60 + 10xML 100 + 10xML バイパスの場合は 0



表の外枠にある、CLK_COR_MIN_LAT に関する重要な注記を参照。 2 バイトの場合: 4 <= ML <= 6 (位相のみ)
11 <= ML <= 13 (クロック コレクション)
**計算には ML = 6 を使用
4 バイトの場合: 8 <= ML <= 12 (位相のみ)
23 <= ML <== 27 (クロック コレクション)
**計算には ML = 12 を使用
8 バイトの場合: 16 <= ML <= 24 (位相のみ)
**計算には ML = 24 を使用
CLK_COR_MIN_LAT の注意事項:
CLK_COR_MIN_LAT について表に示した値の範囲は、最後の 3 行でサンプル レイテンシの範囲を示す目的で用いた簡易ガイドラインである。実際のレイテンシ計算には、ウィザードからの CLK_COR_MIN_LAT 値を ML として使用する。

FAST MODE の場合は、「位相のみ」。
非同期ギアボックス
(ギアボックス FIFO)
        252 348     64B66B のみ - 未使用時は 0 レイテンシ。デフォルトではない RXGBOX_FIFO_INIT_RD_ADDR (IRA) を使用する場合、(4 IRA)*66 UI をレイテンシに追加する。4 は属性のデフォルト値      
同期ギアボックス (レガシ ギアボックス)
16 - 49 16 - 49     32 - 97
(32 - 98)
32 - 97
(32 - 98)
    64B66B - バイパスの場合は 0。CAUI モードの場合は、丸カッコ内の範囲。      
16 - 50 16 - 50     32 - 98
(32 - 100)
32 - 98
(32 - 100)
    64B67B - バイパスの場合は 0。CAUI モードの場合は、丸カッコ内の範囲。      
RX ファブリック インターフェイス ファブリックの幅 ファブリックの幅 ファブリックの幅 ファブリックの幅        
16 32 20 40 32 64 40 80      
16* 48 20* 60 32* 96 40* 120 ファブリック インターフェイスのレイテンシ。RX_FABINT_USRCLK_INT = 1'b1 (デフォルトは 0) の場合、* の値を倍にする。ギアボックス FIFO の使用時は丸かっこ内の数字を適用する。      
(33*) (99)      
  0, 16       0、32 - 33     ファブリックのワード幅内にフレームを揃えるために追加でパイプラインを使用しなければならないことがあるため、ギアボックス (RXUSRCLK の 0 または 1 サイクル) の使用時に追加されるレイテンシ。      
例 1: 合計 (UI) -- 指定された内部データ幅に対する絶対最小値 81 95 141 169 PMA (切り上げ) + PMA から PCS まで (FIFO バイパス) + カンマ アライメント バイパス + ファブリック インターフェイス (NxN)      
例 2: 合計 (UI) -- XAUI (最高レイテンシ モード)     235 304     449 578 PMA (切り上げ) + PMA から PCS まで (ゼロ サイクル セットアップ) + カンマ アライメント (XAUI モード) + 8B/10B + エラスティック バッファー (リセット後のレイテンシの変動) + ファブリック インターフェイス (最小 NxN、最大 2NxN)      
例 3: 合計 (UI) - PCIe Gen3         578 - 671       PMA (切り上げ) + PMA から PCS まで (エラスティック バッファーを使用) + RXSLIDE PMA モード (カンマ アライメントを使用) + PCIe Gen3 アライン/デコード + PCIe エラスティック バッファー (PPM の変動は除く) + ファブリック インターフェイス (32x32)。      

 

注記:

1.RXGBOX_FIFO_LATENCY DRP レジスタを使用するとき、RX 非同期ギアボックスまでの実際のレイテンシは、RXGBOX_FIFO_LATENCY (DRP 属性) によってレポートされるレイテンシを 32 UI ほど超えます。

属性によってレポートされるレイテンシは、1/8 UI 単位です。

このため、属性から読み出された値はオフセットに追加される前に 8 で割る必要があります。

2.COMMA_ALIGN_LATENCY DRP レジスタの使用時に、COMMA_ALIGN_LATENCY レジスタを使用して実際のレイテンシを判断する場合、次の数式で求められます。

レイテンシ = 2*内部データ幅 + COMMA_ALIGN_LATENCY レジスタからの DRP 値

AR# 64309
日付 03/24/2020
ステータス アクティブ
種類 一般
デバイス