ザイリンクス Zynq UltraScale+ MPSoC ソリューション センター

ザイリンクス Zynq UltraScale+ MPSoC ソリューション センターには、Zynq UltraScale+ MPSoC に関する質問が集められています。

Zynq UltraScale+ MPSoC を含むデザインを新しく作成する場合、または問題をトラブルシュートする場合は、このザイリンクス Zynq UltraScale+ MPSoC ソリューション センターから情報を入手してください。

クイック リンク:

製品ページ

『UltraScale アーキテクチャおよび製品概要』 (DS890)

デザイン アシスタント

Zynq UltraScale+ MPSoC - Processing System (PS) DDR Controller

このアンサーには、Processing System (PS) DDR Controller の既知の問題に関する Zynq UltraScale+ MPSoC ソリューションすべてが含まれます。

注記 : このアンサーは、Zynq UltraScale+ MPSoC ソリューション センター (Xilinx Answer 64375) の一部です。

ザイリンクス Zynq UltraScale+ MPSoC ソリューション センターには、Zynq UltraScale+ MPSoC に関する質問が集められています。

デザインを新しく作成する場合、または問題をトラブルシュートする場合は、この Zynq UltraScale+ MPSoC ソリューション センターから情報を入手してください。


一般的なガイダンス/資料

ザイリンクス アンサー
タイトル
(Xilinx Answer 66193)
PS DDR Controller の制限および選択すべきデバイス
(Xilinx Answer 67330)PS DDR ピン スワップのガイドライン

既知の問題

ザイリンクス アンサータイトル問題が発生するツールのバージョン修正予定のツール バージョン
(Xilinx Answer 65982)Zynq UltraScale+ MPSoC、Vivado 2015.4 - PS DDR3/DDR4/LPDDR4 のパッチおよび GTR トランシーバーのサポート2015.4(2016.1)
(Xilinx Answer 66571)PS DDR トポロジを使用した Processor System IP の GUI 制限2015.4(2016.1)

デザイン アドバイザリ

Zynq UltraScale+ MPSoC デバイスのデザイン アドバイザリのマスター アンサー

Zynq UltraScale+ MPSoC デバイスについては、Zynq のデータシート、テクニカル リファレンス マニュアル、およびその他の資料で説明されています。

このアンサーでは、これらの資料に含まれない重要なデザイン アドバイザリおよびその他の注意点をリストします。

技術的な内容は、ザイリンクス Zynq UltraScale+ MPSoC ソリューション センター (Xilinx Answer 64375) にまとめられています。


2020 年 7 月 27 日のデザイン アドバイザリ

(Xilinx Answer 75393)Zynq UltraScale+ MPSoC PS のデザイン アドバイザリ: 安全性メトリクスおよび解析をアップデートし、デバイスの機能を明確にして複数の問題を解決安全性


2020 年 6 月 29 日のデザイン アドバイザリ

(Xilinx Answer 75250)Zynq UltraScale+ MPSoC/RFSoC のデザイン アドバイザリ: GitHub の 2020.1 Bootgen で IV の AES キーの一部が露呈するセキュリティ

2020 年 6 月 1 日のデザイン アドバイザリ

(Xilinx Answer 73677)Zynq UltraScale+ MPSoC/RFSoC のデザイン アドバイザリ: 2019.2 以前の XilFpga を使用すると、RSA_EN および ENC_ONLY eFUSE がプログラムされている場合でも、セキュリティ保護がないビットストリームが読み込まれるセキュリティ

2020 年 4 月 13 日のデザイン アドバイザリ

(Xilinx Answer 73475)Zynq UltraScale+ MPSoC/RFSoC のデザイン アドバイザリ: 2019.1-2019.2 セキュリティを懸念する場合はウォーム再起動をディスエーブルにする必要があるセキュリティ

 

2020 年 4 月 6 日のデザイン アドバイザリ

(Xilinx Answer 73383)Zynq UltraScale+ MPSoC/RFSoC のデザイン アドバイザリ: 2019.1 XilSecure、データが 104 バイト以下の場合に SHA3 ハッシュの計算がサポートされないセキュリティ

 

2020 年 2 月 10 日のデザイン アドバイザリ

(Xilinx Answer 73277)Zynq UltraScale+ MPSoC/RFSoC のデザイン アドバイザリ: 2018.x ~ 2019.1.x の XilSKey で PS システム モニターの設定がリセットされるセキュリティ
(Xilinx Answer 73282)Zynq UltraScale+ MPSoC/RFSoC のデザイン アドバイザリ: 2018.x/2019.x XilSKey が BBRAM プログラム モードを終了しないセキュリティ

 

2019 年 11 月 11 日のデザイン アドバイザリ

(Xilinx Answer 72768)Zynq UltraScale+ MPSoC/RFSoC のデザイン アドバイザリ: 2019.1 FSBL: イメージ ヘッダー テーブル (FSBL) のオーバーフローセキュリティ
(Xilinx Answer 72994)Zynq UltraScale+ MPSoC/RFSoC のデザイン アドバイザリ: 2019.1 XilSKey: PPK ハッシュ バッファーのオーバーフローセキュリティ
 
2019 年 8 月 12 日のデザイン アドバイザリ
(Xilinx Answer 72572)Zynq UltraScale+ MPSoC/RFSoC のデザイン アドバイザリ: 2019.1 XilSKeyPUF 登録関数が正しく動作しないセキュリティ
(Xilinx Answer 72588)Zynq UltraScale+ MPSoC/RFSoC のデザイン アドバイザリ: 暗号化のみブート モードではブート ヘッダーおよびパーティション ヘッダーは認証されないセキュリティ

 

2019 年 4 月 22 日のデザイン アドバイザリ

(Xilinx Answer 71952)Zynq UltraScale+ MPSoC/RFSoC のデザイン アドバイザリ: PS_POR_B のアサート後に PMU GPO1[2] (MIO34) でグリッチが発生する可能性がある

 

2018 年 8 月 6 日のデザイン アドバイザリ

(Xilinx Answer 71293)Zynq UltraScale+ MPSoC のデザイン アドバイザリ: FSBL でパーティションに対してパーティション ヘッダーの内容に基づいてセキュリティ操作が実行されるセキュリティ
(Xilinx Answer 71326)Zynq UltraScale+ MPSoC のデザイン アドバイザリ: 2017.x、2018.1、および 2018.2 FSBL で一部の RSA_EN eFUSE がチェックされないセキュリティ

 

2018 年 3 月 19 日のデザイン アドバイザリ

(Xilinx Answer 70622)Zynq UltraScale+ MPSoC のデザイン アドバイザリ: 2017.x ザイリンクス開発ツールおよびソフトウェアで複数のパーティションに同じ AES キーと IV のペアが再利用されるセキュリティ

 

2017 年 4 月 17 日のデザイン アドバイザリ

(Xilinx Answer 69034)7 シリーズ、UltraScale、および UltraScale+ のデザイン アドバイザリ - 2016.3 より前のバージョンの Vivado に差動 I/O 規格のフライト タイム遅延が含まれていない
(Xilinx Answer 68615)Zynq UltraScale+ MPSoC のデザイン アドバイザリ: 最初のパラメーター ページにデータ破損があると NAND からのブートでエラーが発生することがある

2017 年 4 月 10 日のデザイン アドバイザリ

(Xilinx Answer 68832)Vivado 2016.4 以前を使用した UltraScale FPGA、UltraScale+ FPGA、および Zynq UltraScale+ MPSoC eFUSE のプログラムに関するデザイン アドバイザリ アンサーセキュリティ

2016 年 12 月 5 日のデザイン アドバイザリ

(Xilinx Answer 68210)Zynq UltraScale+ MPSoC のデザイン アドバイザリ: FSBL がブート イメージを外部 DDR で認証するセキュリティ

2016 年 10 月 17 日のデザイン アドバイザリ

(Xilinx Answer 67861)Zynq UltraScale+ MPSoC Processing System のデザイン アドバイザリ - Vivado 2016.2 以前のバージョンからアップデートする方法について

 

2016 年 4 月 18 日のデザイン アドバイザリ

(Xilinx Answer 66944)Zynq UltraScale+ MPSoC のデザイン アドバイザリ - xilinx.com から入手可能な Zynq UltraScale+ MPSoC のパッケージ ピン配置の更新 (2016 年 4 月 5 日付け)