問題の発生したバージョン : MIG 7 Series v2.3
修正バージョン : (Xilinx Answer 54025) を参照
AXI を有効にした、ECC (72 ビット) を使用する MIG 7 Series DDR3 デザインにハードウェア エラーが発生します。
Verilog ファイル mig_7series_v2_3_ecc_gen.v に RTL 構文の問題があります。
for (index=0; index<ECC_WIDTH; index=index+1)
begin
// The "== 1'bx" is so this will converge at time zero.
// XST assumes false, which should be OK.
if ((&i == 1'bx) || trig1) next_combo[index] = i[index];
else begin
next_combo[index] = 1'b0;
ones = ones + i[index];
if (i[index] && seen0) begin
trig1 = 1'b1;
for (dump_index=index-1; dump_index>=0;dump_index=dump_index-1)
if (dump_index>=index-ones) next_combo[dump_index] = 1'b1;
end
seen0 = ~i[index];
end // else: !if(trig1)
end
条件 &i == 1'bx の結果はコメントどおりに FALSE となることが考えられます。しかし、予期動作とは異なり、ECC エラーがレポートされます。
回避策として、== 1'bx のチェックが削除されるように RTL をアップデートします。
変更前 :
if ((&i == 1'bx) || trig1) next_combo[index] = i[index];
変更後 :
if (trig1) next_combo[index] = i[index];
この動作は、ハードウェアでのみ確認され、シミュレーションでは発生しません。
IP RTL ファイルの変更方法は、(Xilinx Answer 57546) を参照してください。
注記 : [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示します。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
改訂履歴
2015/12/11 - 初版
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
---|---|---|---|
54025 | MIG 7 Series - Vivado の IP リリース ノートおよび既知の問題 | N/A | N/A |
AR# 64421 | |
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日付 | 12/22/2015 |
ステータス | アクティブ |
種類 | 既知の問題 |
デバイス | |
IP |