AR# 64875

UltraScale FPGA Gen3 Integrated Block for PCI Express (Vivado 2015.2) - リセット中に CPLLLOCK がディアサートされるため、PCIe リンク アップ エラーが発生する

説明

問題の発生したバージョン : 4.0 (Rev. 1)
修正バージョンおよび既知の問題 : (ザイリンクス アンサー 57945)

CPLL キャリブレーション モジュールでの問題が原因で、断続的なリンク トレーニングの問題が、KU ES1/ES2 および VU ES1 デバイスで見られます。

ソリューション

これは既知の問題で、Vivado 2015.3 で修正される予定です。

Vivado 2015.2 には 2 つのパッチがあり、どちらもこのアンサーに添付されています。

この問題を修正するには、両方のパッチを適用してください。

パッチは次の手順に従ってインストールしてください。

  • 提供されているパッチは Vivado 2015.2 用です。
  • 添付の ZIP ファイルをユーザー指定のディレクトリに解凍します。
  • Vivado 2015.2 を開き、新しいプロジェクトを作成します。
  • IP カタログを開きます。 使用するコアを右クリックし、[IP Settings] を選択します。
  • [Add Repositories] をクリックし、パッチを解凍したディレクトリを指定します。
  • [OK] をクリックします。これでコアを生成できます。
  • コアを既に生成している場合は、コアを右クリックして [Upgrade IP] をクリックします。
  • 別の方法として、MYVIVADO 環境変数でパッチの場所を指定することもできます。

パッチをインストールした後

  1. UltraScale FPGA Gen3 Integrated Block for PCI Express のバージョンは v4.0 (Rev. 2) になっているはずです。
    そして
  2. プロジェクト ソースの階層で GT インスタンシエーションを選択するとき、IP カタログのインスタンスをポイントしている必要があります。このインスタンスのリポジトリは、GT ウィザードのパッチのあるディレクトリに設定されています。


注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは行われていません。

改訂履歴
2015/07/10 - 初版


添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
AR64875_Vivado_2015_2_preliminary_rev1_PCIe.zip 810 KB ZIP
AR64875_Vivado_2015_2_preliminary_rev1_GT_Wizard.zip 784 KB ZIP

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
57945 UltraScale FPGA Gen3 Integrated Block for PCI Express - リリース ノートおよび既知の問題 N/A N/A
AR# 64875
日付 07/24/2015
ステータス アクティブ
種類 既知の問題
IP