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AR# 65145

Zynq-7000 PS DDR のデザイン アドバイザリ - DDR3 の CKE ディアサート時間が短すぎる

説明

reg_ddrc_pre_cke_x1024 レジスタを介した DDR_RST のリリースから DDR_CKE のアサートまでの Zynq-7000 PS DDR3 の遅延が、Vivado 2015.2 までの Vivado/EDK バージョンで短すぎるために、JEDEC 仕様を違反してしまいます。

このため、DRAM デバイスの動作が正しくなくなることがあります。

この問題の解決方法を教えてください。

ソリューション

Zynq-7000 PS DDR3 コントローラーでは、reg_ddrc_pre_cke_x1024 レジスタの CKE アサート時間が、リセットのディアサートではなく、リセットのアサートからカウントされるので、レジスタ値に 200us を追加する必要があります。

この問題を回避するには、ps7_init.c および ps7_init.tcl ファイルの DRAM_BURST8_RDWR.reg_ddrc_pre_cke_x1024(0XF8006034[13:4]) レジスタを編集してください。

 

1024 と DDR クロック周期を乗算した reg_ddrc_pre_cke_x1024 の結果の 10 進数値は 700us (200us リセット時間 + リセット ディアサート後の CKE 遅延 500us) になるはずです。

DDR2 および LPDDR2 は、影響を受けません。

 

この問題は、 Vivado 2015.3 から修正されています。

EDK XPS はアップデートされないので、回避策を使用する必要があります。

AR# 65145
日付 10/16/2015
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
ツール 詳細 概略
IP
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