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AR# 65178

Virtex-6 FPGA Integrated Block for PCI Express - マスター アンサー レコード

説明

Virtex-6 FPGA Integrated Block for PCI Express コアのこのマスター アンサーでは、各コア バージョンに対するリリース ノート、デザイン アドバイザリ、既知の問題、および一般情報をすべてリストしています。

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このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536) ザイリンクスPCI Express ソリューション センター

ソリューション

リリース ノート :

(Xilinx Answer 32742) リリース ノート v1.2 および v1.2.1
(Xilinx Answer 33276) リリース ノート v1.3、v1.3 rev2
(Xilinx Answer 33763) LogiCORE Endpoint Block Plus v1.4 for PCI Express - 9.2i IP アップデート 1 (9.2i_IP1) のリリース ノートおよび既知の問題
(Xilinx Answer 35322) LogiCORE Endpoint Block Plus v1.5 for PCI Express - 9.2i IP Update 2 (9.2i_IP2) のリリース ノートおよび既知の問題
(Xilinx Answer 37936) Endpoint Block Plus Wrapper for PCI Express v1.6 および v1.6.1 - ISE 10.1 初期 IP 3 (IP_10.1.0) のリリース ノートおよび既知の問題
(Xilinx Answer 40446) Endpoint Block Plus Wrapper for PCI Express v1.7 および v1.7.1 - ISE 10.1 IP アップデート 1 (IP_10.1.1) のリリース ノートおよび既知の問題
(Xilinx Answer 37937) リリース ノート v2.1
(Xilinx Answer 39353) リリース ノート v2.2
(Xilinx Answer 40445) リリース ノート v2.3
(Xilinx Answer 42756) リリース ノート v2.4
(Xilinx Answer 45723) リリース ノート v2.5

デザイン アドバイザリ :

(Xilinx Answer 37042) PCI Express のデザイン アシスタント - x8 Gen2 が Gen1 の速度になった場合の 128 ビット インターフェイスの維持について
(Xilinx Answer 37207) Virtex-6 FPGA Integrated Block Wrapper v1.5 for PCI Express のデザイン アドバイザリ - Integrated Block の送信バッファーがフルの場合、x8 Gen 2 128 ビット ラッパーで trn_tdst_rdy_n がディアサートされない
(Xilinx Answer 33775) Virtex-6 FPGA Integrated Block Wrapper for PCI Express のデザイン アドバイザリ マスター アンサー レコード
(Xilinx Answer 34260) PCI Express のデザイン アシスタント - 有効なパケットを転送すると trn_terr_drop_n がアサートされる
(Xilinx Answer 39164) Virtex-6 Integrated Block for PCI Express のデザイン アドバイザリ - MMCM の BANDWIDTH 属性を Low に設定する必要がある
(Xilinx Answer 39397) PCI Express のデザイン アシスタント、Virtex-6 Integrated Block for PCI Express - Virtex-6 CXT FPGA での PCI Express Gen2 サポート
(Xilinx Answer 39456) Virtex-6 FPGA Integrated Block Wrapper for PCI Express のデザイン アドバイザリ - Delay Aligner の回避策
(Xilinx Answer 39488) PCI Express デザイン アシスタント - Virtex-6 Integrated Block for PCI Express ChipScope Pro のテンプレート
(Xilinx Answer 45771) Virtex-6 Integrated Block for PCI Express のデザイン アドバイザリ - 128 ビットの x8 Gen 2 を使用するとパケットの真ん中で受信インターフェイス信号の m_axis_rx_tvalid がディアサートされることがある


既知の問題/一般情報 :

(Xilinx Answer 33042) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - Virtex-6 Integrated Block for PCI Express のパッチ アップデート
(Xilinx Answer 33046) Virtex-6 Integrated Block Wrapper v1.2 for PCI Express - x8 Gen 2 モードで内部バッファがフルのときに TLP を送信しようとすると、送信インターフェイスで TLP がドロップされる可能性がある
(Xilinx Answer 33127) Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - ML605 に対して sys_clk の UCF 制約が不正
(Xilinx Answer 33946) Virtex-6 FPGA Integrated Block Wrapper for PCI Express - ユーザー インターフェイス クロックが 250MHz の x1、x2、x4 Gen1 デザインの UCF 制約がない
(Xilinx Answer 34279) Virtex-6 FPGA Integrated Block Wrapper for PCI Express - パッチおよびラッパ ソース コードのアップデート
(Xilinx Answer 34280) Virtex-6 FPGA Integrated Block Wrapper v1.4 for PCI Express - Gen 1 トレーニングが 100MHz の基準クロックでエラーになる
(Xilinx Answer 34612) Virtex-6 FPGA Integrated Endpoint Block v1.4 for PCI Express :ISED esign Suite 11.4 で生成した v1.4 コアを 11.5 でシミュレーションするとエラーが発生する
(Xilinx Answer 35422) Virtex-6 FPGA Integrated Block Wrapper for PCI Express - ISE Design Suite 12.1 用の v1.3 Rev 1 パッチ
(Xilinx Answer 35426) Virtex-6 FPGA Integrated Block for PCI Express - ISE Design Suite 11.5 以降を使用するとき v1.3、v1.3 rev 1、v1.4、および v1.4 rev 2 ラッパでスタートアップのトレインがリンクされない可能性がある
(Xilinx Answer 36008) Virtex-6 FPGA Integrated Block Wrapper for PCI Express - ISE 12.1 および ISE 11.5 のソフトウェアを使用した場合に v1.3 および v1.3 rev 1 コアが ES (エンジニアリング サンプル) シリコン上で確実にリンクアップされない
(Xilinx Answer 36019) Virtex-6 FPGA Integrated Block for PCI Express - CORE Generator でサポートされていない XC6VLX550T-2 の x8 Gen 2 デザインを生成できてしまう
(Xilinx Answer 36545) Virtex-6 FPGA Integrated Block Wrapper PCI Express - 上位レーンが意図的に使用されていない場合コアでリンク トレインが実行されない
(Xilinx Answer 36552) Virtex-6 FPGA Integrated Block Wrapper v1.3 for PCI Express - ISE Design Suite 12.1 用の v1.3 Rev 2 パッチ
(Xilinx Answer 36677) Virtex-6 FPGA Integrated Block Wrapper v1.3 rev 2 および v1.5 for PCI Express - MGT 設定のアップデート
(Xilinx Answer 37784) Virtex-6 FPGA Integrated Block for PCI Express - x8 Gen 2 のタイミング クロージャ
(Xilinx Answer 37963) Virtex-6 FPGA Integrated Block for PCI Express - VHDL ラッパーが v2.1 リリースにない
(Xilinx Answer 38223) Virtex-6 Integrated Block for PCI Express - GUI de レガシ割り込みを無効にすると、割り込みピン レジスタを変更できない
(Xilinx Answer 38848) Virtex-6 Integrated Block Wrapper v1.6 for PCI Express - UG517 の修正項目
(Xilinx Answer 40637) Virtex-6 FPGA Integrated Block for PCI Express - 配布されている Root Port Model を使用するとシミュレーション中に DRC エラーが発生する
(Xilinx Answer 41051) Virtex-6 FPGA Integrated Block for PCI Express - x8 Gen 2 128 ビットの送信インターフェイスでシングル サイクル パケットが損失する可能性がある
(Xilinx Answer 42123) Virtex-6 FPGA Integrated Block Wrapper v1.7 for PCI Express - PIPERXVALID が未定義になっているシミュレーションでリンクアップ エラーが発生する
(Xilinx Answer 43531) Virtex-6 FPGA Integrated Block for PCI Express - VHDL x8 ルート ポートをシミュレーションすると約 122 マイクロ秒までデザインがリンク アップしない
(Xilinx Answer 46793) Virtex-6 Integrated Block for PCI Express v2.5 - x8 gen2 用のタイミング制約が間違っている
(Xilinx Answer 57345) Virtex-6 Integrated Block for PCI Express v2.5 - バス/デバイス/ファンクション番号がタイプ 1 のコンフィギュレーション アクセスで変更になる


AR# 65178
日付 01/28/2016
ステータス アクティブ
種類 一般
IP
  • Virtex-6 FPGA Integrated Block for PCI Express ( PCIe )
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