AR# 65431

UltraScale/UltraScale+ Memory IP - v1.0 より前のバージョンでバッファーなしのクロック オプションを使用して生成したデザインで CLOCK DEDICATED ROUTE 制約のパスをアップデートする必要がある

説明

問題の発生したバージョン: v1.0

修正バージョン: (Xilinx Answer 58435) を参照

UltraScale Memory IP v1.0 以降では、IP の階層が変更され、クロック インフラストラクチャが移動されました。

『LogiCORE IP UltraScale アーキテクチャ FPGA メモリ インターフェイス ソリューション製品ガイド』 (PG150) には、新しい階層のブロック図が含まれています。

結果として、v1.0 より前のバージョンで [No Buffer] オプションを有効にして生成したメモリ IP の場合は、ユーザー XDC 内の CLOCK_DEDICATED_ROUTE (CDR) 制約を変更する必要があります。

サンプル デザインでは、CDR 制約内に正しいパスが含まれています。

ソリューション

CLOCK_DEDICATED_ROUTE 制約を次のように変更します。

DDR3

2015.3

set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_pins -hier -filter {NAME =~ */u_ddr3_infrastructure/gen_mmcme3.u_mmcme_adv_inst/CLKIN1}]

2015.2

set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_pins -hier -filter {NAME =~ */u_ddr3_infrastructure/mmcme3_adv_inst/CLKIN1}]

DDR4

2015.3

set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_pins -hier -filter {NAME =~ */u_ddr4_infrastructure/gen_mmcme3.u_mmcme_adv_inst/CLKIN1}]

2015.2

set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_pins -hier -filter {NAME =~ */u_ddr4_infrastructure/mmcme3_adv_inst/CLKIN1}]

QDRII+

2015.3

set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_pins -hier -filter {NAME =~ */u_qdriip_infrastructure/gen_mmcme3.u_mmcme_adv_inst/CLKIN1}]

2015.2

set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_pins -hier -filter {NAME =~ */u_qdriip_infrastructure/mmcme3_adv_inst/CLKIN1}]

RLDRAM 3

2015.3

set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_pins -hier -filter {NAME =~ */u_rld3_infrastructure/gen_mmcme3.u_mmcme_adv_inst/CLKIN1}]

2015.2

set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_pins -hier -filter {NAME =~ */u_rld3_infrastructure/mmcme3_adv_inst/CLKIN1}]

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
58435 UltraScale/UltraScale+ Memory IP - リリース ノートおよび既知の問題 N/A N/A
AR# 65431
日付 12/20/2017
ステータス アクティブ
種類 既知の問題
デバイス 詳細 概略
ツール
IP