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AR# 65443

DMA Subsystem for PCI Express - Vivado 2015.3 以降のバージョンのリリース ノートおよび既知の問題

説明

このアンサーでは、DMA Subsystem for PCI Express コアのリリース ノートおよび既知の問題を示します。次の情報が記載されています。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

このリリース ノートおよび既知の問題は、Vivado 2015.3 以降のツール バージョンで生成されたコアを対象としています。


ザイリンクス フォーラム:

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ソリューション

サポートされるデバイスは、次の 3 つの場所から確認できます。

  • Vivado ツールで [IP Catalog] をクリックし、IP を右クリックして [Compatible Families] をクリック
  • 各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado に含まれるコアの変更ログ ファイルを参照してください。
  • 『DMA/Bridge Subsystem for PCI Express 製品ガイド』 (PG195)

バージョン対照表

次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

コアのバージョンVivado のバージョン
v4.1 (Rev1)2018.2
v4.12018.1
v4.0 (Rev1)2017.4
v4.02017.3
v3.1 (Rev1)2017.2
v3.12017.1
v3.0 (Rev1)2016.4
v3.02016.3
v2.0 (Rev1)2016.2
v2.02016.1
v1.0 (Rev1)2015.4
v1.0
2015.3


緊急パッチ

次の表は、 DMA Subsystem for PCI Express コアに対する緊急パッチとそのパッチの対象となる Vivado ツールのバージョンをリストしたものです。

アンサーコア バージョン (パッチのインストール後)ツール バージョン
(Xilinx Answer 66500)v1.0 (Rev. 66500)
2015.4
(Xilinx Answer 67111)v2.0 (Rev. 67111)2016.1
(Xilinx Answer 67421)v2.0 (Rev. 67421)2016.2
(Xilinx Answer 68111)v3.0 (Rev. 68111)2016.3
(Xilinx Answer 68259)
v3.0 (Rev. 68259)2016.3
(Xilinx Answer 68478)v3.1 (Rev. 68478)2016.4
(Xilinx Answer 68512)v3.1 (Rev. 68512)2016.4
(Xilinx Answer 69275) v3.1 (Rev. 69275)2017.1
(Xilinx Answer 69405)v3.1 (Rev. 69405)2017.2
(Xilinx Answer 70012) v4.0 (Rev. 70012)2017.3
(Xilinx Answer 70324)
v4.0 (Rev 70324) / v4.0 (Rev 70325)
2017.3/2017.4
(Xilinx Answer 70877)v4.0 (Rev. 70877)2017.4
(Xilinx Answer 71012)v4.0 (Rev.71012) / v4.1 (Rev. 71012) 2017.4/2018.1
(Xilinx Answer 71052)
v4.1 (Rev. 71052)
2018.1
(Xilinx Answer 71147)
v4.1 (Rev.71147)2018.1
(Xilinx Answer 71169)v4.1 (Rev.71169)2018.1
(Xilinx Answer 71375)v4.1 (Rev.71375)2018.2
(Xilinx Answer 71634)v4.1 (Rev.71634)2018.2


注記:

  • 特定の Vivado バージョンでは、最新のパッチは、その Vivado バージョンおよびそれ以前のバージョンのパッチの修正で構成されています。続く表にパッチの詳細を示します。

デザイン アドバイザリ

(Xilinx Answer 70838)AXI SmartConnect with PCI Express IP のデザイン アドバイザリ - 相互運用性の問題 - データ要求が拡張されるためにデータ破損が発生する可能性がある

既知の問題および修正された問題

次の表に、Vivado 2015.3 でリリースされた DMA Subsystem for PCI Express コア v1.0 以降の既知の問題を示します。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。


問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

アンサータイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 71634)問題の修正を含めた緊急パッチ

  • 問題修正: 32 ビット AXI BAR から 64 ビット PCIe BAR へとブリッジ アドレスを変換するときの問題を修正 (AXI アドレス幅が 64 ビットよりも小さい場合)
v4.1未修正.。緊急パッチの配布。
(Xilinx Answer 71375)問題の修正を含めた緊急パッチ

  • 問題修正: UltraScale+ PCI Express 4c Integrated Block デバイスのベース PCIe コアに ext_sys_clk_bufg を伝搬できるよう問題を修正。
  • 問題修正: Gen2 デバイスのサンプル デザインに含まれていた MSI-X パケットの問題を修正
v4.1未修正.。緊急パッチの配布。
(Xilinx Answer 71169)MSIX_CAP_TABLE_OFFSET および MSIX_CAP_PBA_OFFSET パラメーターの値が 3 ビット左シフトされます。 v4.1v4.1 (Rev1)
(Xilinx Answer 71147)問題の修正を含めた緊急パッチ

  • 問題修正: スレーブ AXI Lite およびスレーブ AXI インターフェイスでの TLP の順序に関する問題を修正
  • 問題修正: AXI Bridge RC コンフィギュレーションのマスター MemWr および受信された割り込みの順序に関する問題を修正 
  • 問題修正: パーシャル リコンフィギュレーションの後の CQ NP クレジットの修正
  • 問題修正: IBERT がイネーブルになっている XDMA IP を合成するときの [Synth 8-488] エラーを修正
  • 問題修正: TLP がドロップし、ストラドル パケットの TLP が間違っているため、7 シリーズの Gen2 DMA が停止する問題を修正
  • 問題修正: GT COMMON をサンプル デザインに選択したときの Artix-7 GT COMMON の配置エラーを修正
  • 問題修正: Gen1 の 125/250 MHz 基準クロックの問題を修正するため、GT ウィザードで txprgdivresetdone_out ポートをイネーブル


v4.1v4.1 (Rev1)
(Xilinx Answer 71105) ブリッジ モードのルート ポート コンフィギュレーションで MSI 割り込み FIFO がオーバーフローすることがあるv4.1回避策あり
(Xilinx Answer 71052)Gen3x8 256 ビット コンフィギュレーションでの Bridge モードのパフォーマンスに関する問題 v4.1v4.1 (Rev1)
(Xilinx Answer 70877)Descriptor Bypass モードで c2h_dsc_byp_ready が恒久的にディアサートされることがある v4.0 (Rev1)
v4.1 (Rev1)
(Xilinx Answer 71012)[PCIe BAR] タブで [64bit Enable] をオンにした場合に [PCIe to DMA Bypass Interface] の [Size] に 32 GB を設定できない  v4.0 (Rev1) / v4.1
v4.1 (Rev1)
(Xilinx Answer 70324)問題の修正を含めた緊急パッチ

問題 1:


最大読み出しリクエスト サイズ = 128B、MPS = 128B、伝送の長さ = 129B に設定されていると、DMA 伝送が完了しません。
そして次の問題が見られます。


  • H2C 伝送の場合は、読み出しリクエストが 2 つ作成され、完了が 2 つ返されますが、2 つ目の完了は AXI バスに現れません。
  • C2H 伝送の場合は、s_axis_cc_tready がディアサートされます。

問題 2:

  • AXI データ幅が 128 ビットで、64 ビットのアドレス指定モードがイネーブルなっていると、H2C 伝送が停止します。

v4.0 / v4.0 (Rev1)v4.1
(Xilinx Answer 70012)問題の修正および機能の改善を含めた緊急パッチ

DMA / Bridge Subsystem for PCI Express v4.0 - (Vivado 2017.3)
次に示す問題のリストは、DMA Mode および Bridge Mode の両方が対象です。
  • バグ修正: MSI-X 表サイズを 'h1F (32 ベクター) に訂正。
  • バグ修正: C2H トラフィックが多いとき、レジスタの読み出しエラーを引き起こしていた CC から TX への変換を修正。(7 シリーズおよび Zynq-7000 デバイスのみに影響)
  • バグ修正: 64 ビットのアドレス指定がイネーブルのとき、PCIe ハード ブロックの受信データを修正。(7 シリーズおよび Zynq-7000 デバイスのみに影響)
  • バグ修正: ext_sys_clk_bufg オプションの修正。(UltraScale+ デバイスのみに影響)
  • バグ修正: ext_sys_clk_bufg オプションが TRUE に設定されている場合の ip_pcie4_uscale_late.xdc ファイルの sys_clk BUFG パスを修正(UltraScale+ デバイスのみに影響)
リストされている問題はすべてブリッジ モードのみを対象にしています。
  • バグ修正: MSIX 制御レジスタの MSI-X イネーブル ビットが 0 の間に、MSI-X テーブルおよび PBA レジスタをプログラムをできるように修正
UltraScale+ PCI Express Integrated Block v1.3 - (Vivado 2017.3)
  • バグ修正: ext_sys_clk_bufg オプションが TRUE に設定されている場合の ip_pcie4_uscale_late.xdc ファイルの sys_clk BUFG パスを修正
  • バグ修正: 512 ビットの AXI Stream インターフェイスのデザインのマルチサイクル パス制約を修正
v4.0
v4.0 (Rev1)
 
(Xilinx Answer 69405)問題の修正および機能の改善を含めた緊急パッチ

DMA / Bridge Subsystem for PCI Express v3.1 (Rev. 1) - (Vivado 2017.2)
次に示す問題のリストは、DMA モードおよび Bridge モードの両方が対象です。
  • バグの修正: Include GT Wizard in example design モードに不足していたポートを追加
  • バグの修正: UltraScale+ デバイス ファミリの GT DRP アドレスを修正
  • バグの修正: Include GT Wizard in example design モードで発生するPIO エラーを修正
  • バグの修正: GT Wizard QPLL 属性をアップデート
  • バグの修正: Include GT Wizard in example design モードに CPLL CAL を追加
  • バグ修正: MSI-X 表サイズを 'h1F (32 ベクター) に訂正
  • 機能の改善: sys_clk に外部 BUFG_GT/SYNC をイネーブルにするオプションを追加
  • 機能の改善: Include GT Wizard in example design モードを使用するときにサポート ラッパーに含まれている phy_clk モジュールを移動
  • 機能の改善: 新しい GT 共有モード - サンプル デザインに GT Common を追加
リストされている問題はすべてブリッジ モードのみを対象にしています。
  • バグ修正: MSIX 制御レジスタの MSI-X イネーブル ビットが 0 の間に、MSI-X テーブルおよび PBA レジスタをプログラムをできるように修正
UltraScale+ PCI Express Integrated Block v1.2 (Rev. 1) - (Vivado 2017.2)
  • バグの修正: GT Wizard QPLL 属性をアップデート
  • バグの修正: Include GT Wizard in example design モードに CPLL CAL を追加
  • バグの修正: Include GT Wizard in example design モードで発生するPIO エラーを修正
  • 機能の改善: sys_clk に外部 BUFG_GT/SYNC をイネーブルにするオプションを追加
  • 機能の改善: Include GT Wizard in example design モードを使用するときにサポート ラッパーに含まれている phy_clk モジュールを移動
  • 機能の改善: 新しい GT 共有モード - サンプル デザインに GT Common を追加
v3.1 (Rev1)
v4.0
 
(Xilinx Answer 69275) -2LV UltraScale デバイスでの x8gen3 のサポートv3.1v3.1 (Rev1)
(Xilinx Answer 68512)問題の修正および機能の改善を含めた緊急パッチ

  • 複数の MSI-X ベクターが同じ MSI-X エントリをポイントしている場合の割り込みに対する ack の生成に関する問題
  • BYPASS BAR に対する PCIEBAR 変換に関する問題
  • AXI-LITE BAR が 64 ビットに設定されている場合の XDMA_CONTROL パラメーターに関する問題
  • UltraScale+ デバイスに対して MSI-X のみが選択されている場合の割り込みに関する問題
  • Bridge - Rootport モードが選択されている場合の Dword アライメントに関する問題
  • 出力信号の axi_aresetn が user_reset ではなく dma_top の axi_aresetn に基づいて生成される問題
  • シミュレーションで 256 ビット データが 512 ビット シミュレーションに対して比較される問題
  • 128 バイト DMA トランザクションに対する追加のサポート
  • レガシ割り込みモードにおける usr_irq 信号の連続アサートに関する問題
  • AXI_Bridge モードで MSI-X がイネーブルではない場合に予約の 64K BAR 空間を解放

v3.0 (Rev1)v3.1
(Xilinx Answer 68478)xczu7ev (fbv900 および ffvc1156) デバイスでの x16 サポート v3.0 (Rev1)v3.1
(Xilinx Answer 68617)VCU118 (xcvu9p-flga2104 -2L デバイス) での x16 のサポートv3.0 (Rev 1)v3.1
(Xilinx Answer 68259)「FATAL_ERROR: Vivado Simulator kernel has discovered an exceptional condition from which it cannot recover. Process will terminate.」というエラー メッセージが表示されるv3.0v3.0 (Rev1)
(Xilinx Answer 68205)UltraScale -1、-1L、-1LV、-1H、および -1HV デバイスでの Gen3x8 および 250 Mhz ユーザー クロックのサポートv3.0v3.0 (Rev1)
(Xilinx Answer 68111)問題の修正を含めた緊急パッチ

  • 非対称 H2C および C2H チャネル選択での問題
  • Gen3x16 での大型パケットの連続転送
  • UltraScale+ 用の拡張タグ (256)
v3.0
v3.0 (Rev1)
 
 
(Xilinx Answer 67421) 64 ビット BAR をプリフェッチ可能にする方法v2.0 (Rev1)V3.0
(Xilinx Answer 66500)
IDLE STOP が正しく設定されない
v1.0 (Rev1)
v2.0
(Xilinx Answer 67111)従来の割り込みモードおよび MSI-X 表のオフセットに関する問題v2.0v2.0 (Rev1)

その他の情報:

(Xilinx Answer 70706)DMA/Bridge Subsystem for PCI Express (Vivado 2017.4) - ブリッジ モード - エンドポイントが接続されていないと AXI トランザクション エラーとなる
(Xilinx Answer 71095)DMA/Bridge Subsystem for PCI Express (ブリッジ モード - Vivado 2017.4) - IP インテグレーターで AXIBAR および AXIBAR_HIGHADDR が正しく設定されず 64 ビット S_AXI アクセス中に DECERR が発生する
(Xilinx Answer 71105)DMA Subsystem for PCI Express (Vivado 2018.1) - ブリッジ モードのルート ポート コンフィギュレーションで MSI 割り込み FIFO がオーバーフローすることがある
(Xilinx Answer 71427)「ERROR: [DRC REQP-1910] PCIE31_invalid_MCAPPERSTxB_driver」というエラー メッセージが表示される
(Xilinx Answer 71322)JTAG to AXI Master IP を使用した AXI PCIe Gen3/XDMA 内部レジスタの読み出し
(Xilinx Answer 71466)「ERROR: [Place 30-69] Instance xdma_app_i/led_2_obuf (OBUF drives I/O terminal xdma_app_i/leds[2]) is unplaced after IO placer」というエラー メッセージが表示される

改訂履歴

2015/09/30初版
2016/02/20(Xilinx Answer 66500) を追加
2016/04/132016.1 リリース用にアップデート
2016/06/06(Xilinx Answer 67111) を追加
2016/08/062016.2 リリース用にアップデート
2016/07/29(Xilinx Answer 67421) を追加
2016/10/052016.3 リリース用にアップデート
2016/10/30(Xilinx Answer 68111) を追加
2016/11/16(Xilinx Answer 68205) を追加
2016/11/23(Xilinx Answer 68259) を追加
2017/02/03(Xilinx Answer 68617) / (Xilinx Answer 68478) / (Xilinx Answer 68512) を追加
2017/08/14(Xilinx Answer 69405) を追加
2017/11/23(Xilinx Answer 70012) を追加
2018/02/02(Xilinx Answer 70324) を追加
2018/04/24(Xilinx Answer 71012) を追加
2018/05/01(Xilinx Answer 70877) を追加
2018/05/03(Xilinx Answer 71052) を追加
2018/03/18(Xilinx Answer 71105) を追加
2018/06/07(Xilinx Answer 71147) を追加
2018/06/13(Xilinx Answer 71169) を追加
2018/08/06(Xilinx Answer 71375) を追加
2018/11/06(Xilinx Answer 71634) を追加
2018/11/14(Xilinx Answer 71466) を追加

アンサー レコード リファレンス

サブアンサー レコード

関連アンサー レコード

AR# 65443
日付 11/14/2018
ステータス アクティブ
種類 リリース ノート
IP
  • DMA for PCI Express (PCIe) Subsystem
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