このアンサーでは、Queue DMA Subsystem for PCI Express コアのリリース ノートおよび既知の問題を示します。次の情報が記載されています。
このリリース ノートおよび既知の問題は、Vivado 2015.3 以降のツール バージョンで生成されたコアを対象としています。
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一般情報
サポートされるデバイスは、次の場所から確認できます。
バージョン対照表
次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。
| コアのバージョン | Vivado のバージョン |
|---|---|
| v4.1 (Rev6) | 2020.1 |
| v4.1 (Rev5) | 2019.2.1 |
| v4.1 (Rev4) | 2019.2 |
| v4.1 (Rev3) | 2019.1 |
| v4.1 (Rev2) | 2018.3 |
| v4.1 (Rev1) | 2018.2 |
| v4.1 | 2018.1 |
| v4.0 (Rev1) | 2017.4 |
| v4.0 | 2017.3 |
| v3.1 (Rev1) | 2017.2 |
| v3.1 | 2017.1 |
| v3.0 (Rev1) | 2016.4 |
| v3.0 | 2016.3 |
| v2.0 (Rev1) | 2016.2 |
| v2.0 | 2016.1 |
| v1.0 (Rev1) | 2015.4 |
v1.0
|
2015.3 |
緊急パッチ
次の表に、DMA Subsystem for PCI Express コアの緊急パッチとその対象となる Vivado ツールのバージョンを示します。
| アンサー レコード | コア バージョン (パッチのインストール後) | ツール バージョン |
|---|---|---|
| (Xilinx Answer 66500) | v1.0 (Rev. 66500) | 2015.4 |
| (Xilinx Answer 67111) | v2.0 (Rev. 67111) | 2016.1 |
| (Xilinx Answer 67421) | v2.0 (Rev. 67421) | 2016.2 |
| (Xilinx Answer 68111) | v3.0 (Rev. 68111) | 2016.3 |
| (Xilinx Answer 68259) | v3.0 (Rev. 68259) | 2016.3 |
| (Xilinx Answer 68478) | v3.1 (Rev. 68478) | 2016.4 |
| (Xilinx Answer 68512) | v3.1 (Rev. 68512) | 2016.4 |
| (Xilinx Answer 69275) | v3.1 (Rev. 69275) | 2017.1 |
| (Xilinx Answer 69405) | v3.1 (Rev. 69405) | 2017.2 |
| (Xilinx Answer 70012) | v4.0 (Rev. 70012) | 2017.3 |
| (Xilinx Answer 70324) | v4.0 (Rev 70324) / v4.0 (Rev 70325) | 2017.3/2017.4 |
| (Xilinx Answer 70877) | v4.0 (Rev. 70877) | 2017.4 |
| (Xilinx Answer 71012) | v4.0 (Rev.71012) / v4.1 (Rev. 71012) | 2017.4/2018.1 |
| (Xilinx Answer 71052) | v4.1 (Rev. 71052) | 2018.1 |
| (Xilinx Answer 71147) | v4.1 (Rev.71147) | 2018.1 |
| (Xilinx Answer 71169) | v4.1 (Rev.71169) | 2018.1 |
| (Xilinx Answer 71375) | v4.1 (Rev.71375) | 2018.2 |
| (Xilinx Answer 71634) | v4.1 (Rev.71634) | 2018.2 |
| (Xilinx Answer 72010) | v4.1 (Rev. 72010) | 2018.3 |
| (Xilinx Answer 72034) | v4.1 (Rev. 72034) | 2018.3 |
| (Xilinx Answer 72439) | v4.1 (Rev. 72439) | 2019.1 |
| (Xilinx Answer 72747) | v4.1 (Rev. 72747) | 2019.1 |
| (Xilinx Answer 73001) | v4.1 (Rev. 73001) | 2019.2 |
| (Xilinx Answer 73072) | v4.1 (Rev. 73072) | 2019.2 |
| (Xilinx Answer 73417) | v4.1 (Rev 73417) | 2019.2 |
| (Xilinx Answer 75304) | v4.1 (Rev 75304) | 2020.1 |
| (Xilinx Answer 75334) | v4.1 (Rev 75334) | 2020.1 |
注記:
デザイン アドバイザリ
| (Xilinx Answer 70838) | AXI Smartconnect with PCI Express IP のデザイン アドバイザリ - 相互運用性の問題 - データ要求のサイズが拡張されるためにデータ破損が発生する可能性がある |
既知の問題および修正された問題
次の表に、Vivado 2015.3 でリリースされた DMA Subsystem for PCI Express コア v1.0 以降の既知の問題を示します。
注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。
問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
| アンサー | タイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| (Xilinx Answer 75334) | 問題の修正を含む緊急パッチ:
|
Vivado 2020.1 | 未修正 (緊急パッチを配布) |
| (Xilinx Answer 75304) | ブリッジ モード/ルート ポートでコンフィギュレーションされていると、エンドポイントへの config 読み出しがハングすることがある | Vivado 2020.1 | 未修正 (緊急パッチを配布) |
| (Xilinx Answer 73417) | 問題の修正を含む緊急パッチ: PCIe IP で基準クロックが Gen1 レートで 250 MHz に設定されている場合 CPLL をロックできなくなる |
v4.1 (Rev 4) | Vivado 2020.1 |
| (Xilinx Answer 73072) | 問題の修正を含む緊急パッチ:
|
v4.1 (Rev. 4) | Vivado 2020.1 |
| (Xilinx Answer 73001) | 「ERROR: [Common 17-70] Application Exception: Failed to create subcore IP 'design_1_xdma_4_2_pcie4_ip'..」というエラー メッセージが表示される | v4.1 (Rev. 4) | Vivado 2020.1 |
| (Xilinx Answer 72747) | AXI-Bridge モードの DMA Subsystem for PCI Express - IP インテグレーターで BD を検証した後 M_AXI_B ポートの NUM_READ_OUTSTANDING および NUM_WRITE_OUTSTANDING パラメーターが 2 にリセットされる | v4.1 (Rev 3) | v4.1 (Rev4) |
| (Xilinx Answer 72439) | Virtex UltraScale+ HBM での Gen4 サポート | v4.1 (Rev 3) | v4.1 (Rev4) |
| (Xilinx Answer 72034) | 問題の修正を含む緊急パッチ
|
v4.1 (Rev. 2) | v4.1 (Rev 3) |
| (Xilinx Answer 72010) | 問題の修正を含む緊急パッチ
|
v4.1 (Rev. 2) | v4.1 (Rev 3) |
| (Xilinx Answer 71634) | 問題の修正を含む緊急パッチ
|
v4.1 | v4.1 (Rev. 2) |
| (Xilinx Answer 71375) | 問題の修正を含む緊急パッチ
|
v4.1 | v4.1 (Rev. 2) |
| (Xilinx Answer 71169) | コアで PF の MSIX_CAP_TABLE_OFFSET および MSIX_CAP_PBA_OFFSET パラメーターの値が 3 ビット左シフトされる | v4.1 | v4.1 (Rev1) |
| (Xilinx Answer 71147) | 問題の修正を含む緊急パッチ
|
v4.1 | v4.1 (Rev1) |
| (Xilinx Answer 71105) | ブリッジ モードのルート ポート コンフィギュレーションで MSI 割り込み FIFO がオーバーフローすることがある | v4.1 | 回避策あり |
| (Xilinx Answer 71052) | Gen3x8 256 ビット コンフィギュレーションでのブリッジ モードのパフォーマンスの問題 | v4.1 | v4.1 (Rev1) |
| (Xilinx Answer 70877) | デスクリプター バイパス モードで c2h_dsc_byp_ready が恒久的にディアサートする可能性がある | v4.0 (Rev1) | v4.1 (Rev1) |
| (Xilinx Answer 71012) | [PCIe BAR] タブで [64bit Enable] をオンにした場合に [PCIe to DMA Bypass Interface] の [Size] に 32 GB を設定できない | v4.0 (Rev1) / v4.1 | v4.1 (Rev1)
|
| (Xilinx Answer 70324) | 問題の修正を含む緊急パッチ 問題 1: 最大読み出しリクエスト サイズ = 128B、MPS = 128B、伝送の長さ = 129B に設定されていると、DMA 伝送が完了しません。 そして次の問題が見られます。
問題 2:
|
v4.0 / v4.0 (Rev. 1) | v4.1 |
| (Xilinx Answer 70012) | 問題の修正および機能の改善を含む緊急パッチ DMA / Bridge Subsystem for PCI Express v4.0 - (Vivado 2017.3) 次に示す問題のリストは、DMA モードおよび Bridge モードの両方が対象です。
|
v4.0 | v4.0 (Rev. 1)
|
| (Xilinx Answer 69405) | 問題の修正および機能の改善を含む緊急パッチ DMA / Bridge Subsystem for PCI Express v3.1 (Rev. 1) - (Vivado 2017.2) 次に示す問題のリストは、DMA モードおよび Bridge モードの両方が対象です。
|
v3.1 (Rev. 1) | v4.0
|
| (Xilinx Answer 69275) | -2LV UltraScale デバイスでの x8gen3 のサポート | v3.1 | v3.1 (Rev. 1) |
| (Xilinx Answer 68512) | 問題の修正および機能の改善を含む緊急パッチ
|
v3.0 (Rev. 1) | v3.1 |
| (Xilinx Answer 68478) | xczu7ev (fbv900 および ffvc1156) デバイスでの x16 サポート | v3.0 (Rev. 1) | v3.1 |
| (Xilinx Answer 68617) | VCU118 (xcvu9p-flga2104 -2L デバイス) での x16 のサポート | v3.0 (Rev. 1) | v3.1 |
| (Xilinx Answer 68259) | 「FATAL_ERROR: Vivado Simulator kernel has discovered an exceptional condition from which it cannot recover」というエラー メッセージが表示されるProcess will terminate.」というエラー メッセージが表示される | v3.0 | v3.0 (Rev. 1) |
| (Xilinx Answer 68205) | UltraScale -1、-1L、-1LV、-1H、および -1HV デバイスでの Gen3x8 および 250 Mhz ユーザー クロックのサポート | v3.0 | v3.0 (Rev. 1) |
| (Xilinx Answer 68111) | 問題の修正を含む緊急パッチ
|
v3.0 | v3.0 (Rev. 1)
|
| (Xilinx Answer 67421) | 64 ビット BAR をプリフェッチ可能にする方法 | v2.0 (Rev. 1) | V3.0 |
| (Xilinx Answer 66500) | IDLE STOP が正しく設定されない | v1.(Rev1) | v2.0 |
| (Xilinx Answer 67111) | レガシ割り込みモードおよび MSI-X テーブル オフセットにおける問題 | v2.0 | v2.0 (Rev. 1) |
その他の情報:
| (Xilinx Answer 70706) | DMA/Bridge Subsystem for PCI Express (Vivado 2017.4) - ブリッジ モード - エンドポイントが接続されていないと AXI トランザクション エラーとなる |
| (Xilinx Answer 71095) | DMA/Bridge Subsystem for PCI Express (ブリッジ モード - Vivado 2017.4) - IP インテグレーターで AXIBAR および AXIBAR_HIGHADDR が正しく設定されず 64 ビット S_AXI アクセス中に DECERR が発生する |
| (Xilinx Answer 71105) | DMA Subsystem for PCI Express (Vivado 2018.1) - ブリッジ モードのルート ポート コンフィギュレーションで MSI 割り込み FIFO がオーバーフローすることがある |
| (Xilinx Answer 71427) | 「ERROR: [DRC REQP-1910] PCIE31_invalid_MCAPPERSTxB_driver」というエラー メッセージが表示される |
| (Xilinx Answer 71322) | JTAG to AXI Master IP を使用した AXI PCIe Gen3/XDMA 内部レジスタの読み出し |
| (Xilinx Answer 71466) | 「ERROR: [Place 30-69] Instance xdma_app_i/led_2_obuf (OBUF drives I/O terminal xdma_app_i/leds[2]) is unplaced after IO placer」というエラー メッセージが表示される |
| (Xilinx Answer 71730) | sys_clk 要件を使用したクロック共有 |
| (Xilinx Answer 71877) | フィールド アップデートのある Tandem PCIe のリコンフィギャラブル ステージ 2 サポート |
改訂履歴
2015/09/30 - 初版
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 70012 | DMA/Bridge Subsystem for PCI Express および UltraScale+ PCI Express Integrated Block (Vivado 2017.3) - 問題の修正および機能の改善を含めた緊急パッチ | N/A | N/A |
| 70702 | Zynq UltraScale+ MPSoC - PS/PL PCIe ドライバー - リリース ノート | N/A | N/A |
| AR# 65443 | |
|---|---|
| 日付 | 08/31/2020 |
| ステータス | アクティブ |
| 種類 | リリース ノート |
| IP | |