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AR# 65462

AXI Bridge for PCI Express Gen3 Subsystem v2.0 (Vivado 2015.3) - PHY ステータス レジスタの Link Up ビット (Bit[11]) がアサートされない

説明

問題の発生したバージョン : v2.0

修正バージョンおよび既知の問題 : (Xilinx Answer 61898) を参照

リンクが動作状態の場合、PHY ステータス レジスタの Link Up ビット (bit[11]) がアサートされません。

ソリューション

Link Up 信号が不正なビット順に接続されています (つまり bit[11] ではなく bit[9])。

この問題は、 次のコアのリリースで修正される予定です。


注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは行われていません。


改訂履歴

2015/10/06 - 初版

AR# 65462
日付 10/07/2015
ステータス アクティブ
種類 一般
IP
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