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Zynq UltraScale+ MPSoC - ブートおよびコンフィギュレーション

説明

このアンサーには、Zynq UltraScale+ MPSoC のブートおよびコンフィギュレーションの既知の問題に関連したソリューションへのリンクがリストされています。

注記: このアンサーは、Zynq UltraScale+ MPSoC ソリューション センター (Xilinx Answer 64375) の一部です。

ザイリンクス Zynq UltraScale+ MPSoC ソリューション センターには、Zynq UltraScale+ MPSoC に関する質問が集められています。

デザインを新しく作成する場合、または問題をトラブルシュートする場合は、この Zynq UltraScale+ MPSoC ソリューション センターから情報を入手してください。

ソリューション

Zynq UltraScale+ MPSoC デバイスのブートに関する情報全般 (ブート時間の見積もりも含む)

(Xilinx Answer 65468)Zynq UltraScale+ MPSoC - Zynq UltraScale+ MPSoC デバイスのブート


ブートおよびコンフィギュレーションに関する主なアンサー

(Xilinx Answer 65463)Zynq UltraScale+ MPSoC - コンフィギュレーションでサポートされているフラッシュ デバイス
(Xilinx Answer 66740)Zynq UltraScale+ MPSoC - Zynq UltraScale+ MPSoC デバイスの PL コンフィギュレーション ビットストリームの長さ

 

プログラム/ブートのデバッグに関する主なアンサー

(Xilinx Answer 68656)Zynq UltraScale+ MPSoC: QSPI プログラム/ブート チェックリスト
(Xilinx Answer 66436)Zynq UltraScale+ MPSoC: ZCU102 を SD モードでブート後、XSDB が PSU に接続できない
(Xilinx Answer 66437)Zynq UltraScale+ MPSoC: ZCU102 で psu_init.tc からの psu_post_config が停止する

 

VIVADO/XSDK プログラミング フラッシュ ツールの既知の問題

ザイリンクス アンサータイトル問題が発生するツールのバージョン修正されたツール バージョン
(Xilinx Answer 70310)2017.3 Zynq UltraScale+ MPSoC: XSDB および Vivado ハードウェア マネージャーで DDR を使用しないボードでの QSPI プログラミングができない 2017.32018.1
(Xilinx Answer 69928)2017.3 Zynq UltraScale+ MPSoC: フラッシュ (QSPI および NAND) プログラミングにおけるパフォーマンスの低下 2017.32017.4
(Xilinx Answer 69629)2017.1/2017.2 SDK- Zynq UltraScale+ MPSOC、DDR ECC を有効にした FSBL を使用するとプログラム フラッシュ エラーが発生する 2017.12017.3
(Xilinx Answer 69168)2016.x/2017.1 Zynq UltraScale+ MPSoC - デュアル スタックド コンフィギュレーションで QSPI をプログラムできない2016.12017.3
(Xilinx Answer 68237)2016.x/2017.1 Zynq UltraScale+ MPSoC - QSPI プログラミングの実行時に QSPI フィードバック クロックが MIO6 に必要となる 2016.12017.3
(Xilinx Answer 66715)ZCU102 ボードで QSPI プログラミングを実行する場合、Zynq UltraScale+ デバイスを JTAG モードでブートする必要がある 2016.12017.3

U-Boot のコンフィギュレーション関連の既知の問題

ザイリンクス アンサータイトル問題が発生するツールのバージョン修正されたツール バージョン
(Xilinx Answer 69992)2017.3 Zynq UltraScale+ MPSoC: U-Boot からのビットストリームと画像の読み込みにおける認証サポートの削除 2017.32018.1
(Xilinx Answer 69381)2017.2 Zynq UltraScale+ MPSoC: U-Boot の sf test コマンドが 100 MHz の QSPI x4 でエラーになる 2017.22017.3
(Xilinx Answer 69757)2017.1/2 Zynq UltraScale+ MPSoC: UBI コマンド ラインを有効にした後リンク エラーにより PetaLinux で U-Boot をコンパイルできない 2017.12017.3
(Xilinx Answer 69240)Zynq UltraScale+ MPSoC サンプル デザイン: QSPI x1 (MOSI-MISO) によるプログラムおよびブート方法2017.1なし
(Xilinx Answer 69382)2017.1/2017.2 Zynq UltraScale+ MPSoC: U-boot で Linux イメージを QSPI から DDR にコピーするのに時間がかかりすぎる2017.1未定
(Xilinx Answer 69332)2017.1 Zynq UltraScale+ MPSoC: HS200 で eMMC を実行するための U-Boot 用パッチ 2017.12017.3
(Xilinx Answer 69383)2017.1/2 Zynq UltraScale+ MPSoC: 暗号化されたビットストリームを読み込むための U-Boot サポート 2017.1なし
(Xilinx Answer 68831)Zynq UltraScale+ MPSoC - 2016.4 U-Boot で ondie-ECC NAND を書き込むことができない 2016.42017.3
(Xilinx Answer 68476)Zynq UltraScale+ MPSoC - 2016.3 U-Boot - デュアル パラレル モードで Spansion 社の QSPI フラッシュをプローブできない 2016.32017.1
(Xilinx Answer 68061)2016.3 Zynq UltraScale+ MPSoC、Create Boot Image オプション: U-Boot イメージがブートできない 2016.3なし
(Xilinx Answer 68657)  Zynq UltraScale+ MPSoC: U-Boot を使用して機能することがわかっている QSPI フラッシュをプログラムする方法なしなし
(Xilinx Answer 66438)ZCU102 で U-Boot が以前に実行されていると、QSPI24 のウォーム ブートが停止するなしなし

 

XSDK FSBL の既知の問題

ザイリンクス アンサータイトル問題が発生するツールのバージョン修正されたツール バージョン
(Xilinx Answer 70622)Zynq UltraScale+ MPSoC: 2017.x ザイリンクス開発ツールおよびソフトウェアで複数のパーティションに同じ AES キーと IV のペアが再利用される 2017.x2018.1
(Xilinx Answer 70302)2017.4 Zynq UltraScale+ MPSoC: 「XFSBL_DECRYPT:XFSBL_ERROR_BITSTREAM_GCM_TAG_MISMATCH」という FSBL エラーが表示される 2017.42018.1
(Xilinx Answer 70005)2017.2/3 Zynq UltraScale+ MPSoC: キー ローリングを使用した FSBL ブート イメージにより XFSBL タグ不一致エラーが発生する 2017.22018.1
(Xilinx Answer 70133)Zynq UltraScale+ MPSoC: UART に FSBL の出力がなくセキュア ブートでエラーになる なしなし
(Xilinx Answer 70232)2017.3 Zynq UltraScale+ MPSoC Processing System IP: 一部の隔離コンフィギュレーション パラメーターを変更した場合に [Generate Output Products] が実行されない2017.32017.4
(Xilinx Answer 69960)Zynq UltraScale+ MPSoC、Zynq-7000、Vivado 2017.3 - 検証せずにデザインを 2017.3 にアップグレードすると、プロセッシング システム ブロックが破損する可能性がある 2017.32017.4
(Xilinx Answer 70228)Zynq UltraScale+ MPSoC、Vivado 2017.3 - PS DDR はハードウェアで正しく動作しないが Vivado 2017.2 以前では動作する 2017.32017.4
(Xilinx Answer 69688)2017.2 Zynq UltraScale+ MPSoC: a53_64 ターゲット アプリケーションが上位 PS DDR または PL DDR メモリで実行していると、データ中止例外が発生し、FSBL で SD ブートがエラーになる 2017.22017.3
(Xilinx Answer 70237)2017.1 - 2017.3 Zynq UltraScale+ MPSoC FSBL: 隔離コンフィギュレーションがバイパスされる (OCM を除く) 2017.12017.4
(Xilinx Answer 69240)Zynq UltraScale+ MPSoC サンプル デザイン: QSPI x1 (MOSI-MISO) によるプログラムおよびブート方法2017.1なし
(Xilinx Answer 69153)Zynq UltraScale+ MPSoC で PMUFW が読み込まれて FSBL の後に実行されると、JTAG ブートがエラーになる 2017.1なし
(Xilinx Answer 69269)Zynq UltraScale+ MPSoC、SDK - FSBL アプリケーションのデバッグでソース コードが表示されない2017.1なし
(Xilinx Answer 69108)2017.1 Zynq UltraScale+ MPSoC: xilpm ライブラリを構築できない2017.12017.3
(Xilinx Answer 68732)2017.1 Zynq UltraScale+ MPSoC - ビットストリームが ATF より後に配置されると、ブート イメージが起動できない 2017.1なし
(Xilinx Answer 68956)Zynq UltraScale+ MPSoC、2016.4 SDK - A53 で Aarch32 FSBL をデバッグできない 2016.42017.1
(Xilinx Answer 69149)2016.4 Zynq UltraScale+ MPSoC: QSPI で 32K の倍数のオフセットにイメージが配置されていると FSBL でビットストリームを復号化できない 2106.42017.1
(Xilinx Answer 68582)Zynq UltraScale+ MPSoC: DDR ECC が有効になっていると 2016.4 FSBL が停止する2016.42017.1
(Xilinx Answer 68210)Zynq UltraScale+ MPSoC のデザイン アドバイザリ: FSBL がブート イメージを外部 DDR で認証する 2016.32017.1
(Xilinx Answer 68969)Zynq UltraScale+ MPSoC: 2016.x FSBL で SHA3 チェックサムを使用する R5 アプリケーションをロードできない2016.32017.1
(Xilinx Answer 67953)Zynq UltraScale+ MPSoC、2016.3 FSBL および PMUFW: 分離 (拡張セキュリティ設定) のサポート 2016.3なし
(Xilinx Answer 67955)Zynq UltraScale+ MPSoC、2016.3 FSBL: XFsbl_HookPsuInit() の追加によって psu_init がロード可能2016.3なし
(Xilinx Answer 68166)Zynq UltraScale+ MPSoC - 2016.3 FSBL で PS-PL AXI 幅が設定されない2016.32016.4
(Xilinx Answer 68005)Zynq UltraScale+ MPSoC: NAND ブート モードの場合、最新の PMUFW ロード時に 2016.3 FSBL でエラーが発生する 2016.32017.1
(Xilinx Answer 68001)Zynq UltraScale+ MPSoC、2016.3 FSBL: R5 のベクター領域がセキュア パーティションで上書きされる2016.32017.1
(Xilinx Answer 67954)Zynq UltraScale+ MPSoC、2016.3 FSBL: メモリ レイアウトの変更2016.3なし
(Xilinx Answer 68211)Zynq UltraScale+ MPSoC - ECC の使用時 FSBL によって最初の 2 GB よりも上の PS DDR が初期化されず、プログラム例外が発生する 2016.32016.4
(Xilinx Answer 67987)Zynq UltraScale+ MPSoC: 2016.3 FSBL、psu_init.tcl による TCM ECC 初期化2016.32017.1
(Xilinx Answer 67569)Zynq UltraScale+ MPSoC - XFSBL_PERF モードを有効にすると 2016.2 FSBL コンフィギュレーションのパフォーマンスが低下する 2016.22016.3
(Xilinx Answer 66295)Zynq UltraScale+ MPSoC Processing System IP - PS-PL AXI インターフェイスが 64 または 32 ビット幅 (または M_AXI_HP0_LPD の場合 128 ビット) で正しく機能しない 2016.12017.1
(Xilinx Answer 67414)Zynq UltraScale+ MPSoC: 2016.2/2016.1 FSBL が ZCU102 ボードに PMU_FW を SD ブート モードで読み込むことができない 2016.12016.3
(Xilinx Answer 65971)2015.4 - Zynq UltraScale+ MPSoC: FSBL EL3 スタック サイズが使用されない 2015.42016.1
(Xilinx Answer 66523)2015.4 - Zynq UltraScale+ MPSoC: ZCU102 の FSBL に I2C インターフェイスが必要2015.4TBD

 

XSDK Bootgen の既知の問題

ザイリンクス アンサータイトル問題が発生するツールのバージョン修正されたツール バージョン
(Xilinx Answer 69241)2017.1 bootgen には、xip_mode が R5 および A53-32 ビットのみのイメージで ARM ベクター表を生成するという問題があります。2017.12017.2
(Xilinx Answer 68699)SDK 2016.4- Zynq UltraScale+ MPSoC: Bootgen で .elf ファイル内の 64 ビット ロード アドレスがサポートされない 2016.42017.2
(Xilinx Answer 68396)2016.3/2016.4 SDK - セキュア ブート イメージが Zynq UltraScale+ ES2 シリコンでブート エラーとなる 2106.32017.1
(Xilinx Answer 68170)SDK 2016.3 - Zynq UltraScale+ MPSoC: BootGen で ZU19 デバイスがサポートされない 2016.32016.4
(Xilinx Answer 66861)2016.1 SDK Zynq UltraScale+ MPSoC: ブート イメージの作成においてビットストリームのデスティネーションが A53 ではなく PL である必要がある 2016.12016.2
(Xilinx Answer 65969)2015.4 SDK - [Create Boot Image] で Zynq UltraScale+ MPSoC がサポートされない2015.42016.1
(Xilinx Answer 66383)Zynq UltraScale+ MPSoC - BootGen のサンプル BIF ファイルの入手可能性について2015.4なし

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
64375 ザイリンクス Zynq UltraScale+ MPSoC ソリューション センター N/A N/A
66183 Zynq UltraScale+ MPSoC Processing System IP - リリース ノートおよび既知の問題 N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
65971 2015.4 - Zynq UltraScale+ MPSoC: FSBL EL3 stack size is unused N/A N/A
AR# 65467
日付 04/09/2018
ステータス アクティブ
種類 ソリューション センター
デバイス