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AR# 65570

2015.3 Vivado IP リリース ノート - すべての IP 変更ログ情報

説明

このアンサーは、Vivado 2015.3 での IP 変更をすべて 1 つにまとめたもので、Vivado Design Suite をインストールする前にすべての IP 変更をここで確認できます。

ソリューション

(c) Copyright 2015 Xilinx, Inc. All rights reserved.

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DISCLAIMER
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THIS COPYRIGHT NOTICE AND DISCLAIMER MUST BE RETAINED AS PART OF THIS FILE AT ALL TIMES.

100G Ethernet (1.7)

*バージョン 1.7

*CMAC および GT 間で RS-FEC 統合

*1588 トランスペアレント クロック 1 ステップ、2 ステップ、および両方

リセット ポートのポート名をアップデート

*Kintex095 デバイスのサポートを追加

*CAUI10 GTY およびランタイムが切り替え可能なケースで RX バッファー バイパスをサポート

*xcvu440 デバイスの CMAC と GTH 間のパイプライン段数を 2 段に削減

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

10G Ethernet MAC (15.0)

*バージョン 15.0 (Rev. 2)

4 つの連続するフォルト コード グループの後に Link Fault がアサートされない問題を修正

*それ以前にデータ フレームがないときに一時停止フレームが転送されないという TX Legacy PAUSE ロジックに含まれていたバグを修正

*IFG Extend がイネーブルのときに DIC イネーブルを強制的に Low にするようコンフィギュレーション ロジックを変更

*短いフレームの RX 統計ベクターをスタックされた VLAN ヘッダー フィールドを使用して修正

*UltraScale+ デバイスのサポートはシミュレーションのみに制限されています。UltraScale+ デバイスに IP をインプリメンテーションするとタイミング違反が発生する可能性がある

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

10G Ethernet PCS/PMA (10GBASE-R/KR) (6.0)

*バージョン 6.0 (Rev. 2)

*UltraScale+ デバイスをサポート。UltraScale+ デバイスのサポートは論理シミュレーションのみに制限されています。インプリメンテーションおよびインプリメンテーション後のシミュレーションは、一部のデバイスでは正しく実行されない可能性があります。

*xcku095 デバイス ファミリのサポートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

10G Ethernet Subsystem (3.0)

*バージョン 3.0 (Rev. 2)

*機能上の変更はなし

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*ユーザーがコアで PRBS テストをイネーブルにできるよう TXOUTCLKSEL およびリセット制御を取り出して PCS リセットを保持 (Xilinx Answer 63704)

*UltraScale+ デバイスをサポート。UltraScale+ デバイスのサポートは論理シミュレーションのみに制限されています。インプリメンテーションおよびインプリメンテーション後のシミュレーションは、一部のデバイスでは正しく実行されない可能性があります。

*1 つまたは複数のサブコアでリビジョンを変更

10G/25G Ethernet Subsystem (1.0)

*バージョン 1.0

*10G および 25G で MAC および PCS をサポート

*Base-KR および Base-R をサポート

*AN/LT をサポート

1G/2.5G Ethernet PCS/PMA or SGMII (15.1)

*バージョン 15.1

*Zynq UltraScale+ のサポートを追加

*txdiffctrl デフォルト値を 1000 に変更

*Artix-7 (-2 and -3 スピード グレード) デバイスへの 2.5G のサポートを追加

*EXAMPLE_SIMULATION で制御される CPLL/PLL0 に 3ms のスタートアップ遅延を追加

*7 シリーズ トランシーバー用の GT ウィザードを v3_6 にアップデート

*レジスタ 2 および レジスタ 3 をザイリンクスの OUI 値でアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

32-bit Initiator/Target for PCI (7-Series) (5.0)

*バージョン 5.0 (Rev. 7)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

3GPP LTE Channel Estimator (2.0)

*バージョン 2.0 (Rev. 9)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

3GPP LTE MIMO Decoder (3.0)

*バージョン 3.0 (Rev. 9)

*新しいデバイスのサポートを単純化するためユーティリティ サブコア依存性を追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

3GPP LTE MIMO Encoder (4.0)

*バージョン 4.0 (Rev. 8)

*新しいデバイスのサポートを単純化するためユーティリティ サブコア依存性を追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

3GPP Mixed Mode Turbo Decoder (2.0)

*バージョン 2.0 (Rev. 9)

*VHDL-2008 ライブラリとの名前空間の競合を解決するため HDL ファイルを変更 (機能上の変更はなし)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

3GPP Turbo Encoder (5.0)

*バージョン 5.0 (Rev. 8)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

3GPPLTE Turbo Encoder (4.0)

*バージョン 4.0 (Rev. 8)

*新しいデバイスのサポートを単純化するためユーティリティ サブコア依存性を追加

*VHDL-2008 ライブラリとの名前空間の競合を解決するため HDL ファイルを変更 (機能上の変更はなし)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

64-bit Initiator/Target for PCI (7-Series) (5.0)

*バージョン 5.0 (Rev. 7)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

7 Series FPGAs Transceivers Wizard (3.6)

*バージョン 3.6

XC7Z030SBV485 デバイスのサポートを追加

CPLL または QPLL リセットを 3ms 拡張する GUI オプションを追加

*GTX および GTP ベースのデバイスに HDMI テンプレートのサポートを追加

*vby1 テンプレートの名前を vby1_no_SSC に変更

*GTZ のロー エンコーディングに PRBS パターンを追加

7 Series Integrated Block for PCI Express (3.2)

*バージョン 3.2

*EXTERNAL PIPE INTERFACE モードでは、新しいファイル file xil_sig2pipe.v がシミュレーション ディレクトリに含められており、phy_sig_gen.v と置き換えられています。BFM/VIP は board.v の xil_sig2pipe インスタンスとインターフェイスさせる必要があります。

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AHB-Lite to AXI Bridge (3.0)

*バージョン 3.0 (Rev. 4)

*AHBLite および AXI インターフェイスに最大 64 ビットまでのアドレス幅を追加

*バーストの早期終了の問題を RTL で修正 (パイプラインで連続シングル ビートのトランザクションがある場合に該当)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

AXI 1G/2.5G Ethernet Subsystem (7.0)

*バージョン 7.0 (Rev. 2)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*UltraScale+ デバイスをサポート。UltraScale+ デバイスのサポートは論理シミュレーションのみに制限されています。インプリメンテーションおよびインプリメンテーション後のシミュレーションは、一部のデバイスでは正しく実行されない可能性があります。

*1 つまたは複数のサブコアでリビジョンを変更

AXI AHBLite Bridge (3.0)

*バージョン 3.0 (Rev. 4)

*AHBLite および AXI インターフェイスに最大 64 ビットまでのアドレス幅を追加

*サンプル デザインにヘルパー コアの呼び出しに関するアップデートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

AXI APB Bridge (3.0)

*バージョン 3.0 (Rev. 4)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI BFM Cores (5.0)

*バージョン 5.0 (Rev. 7)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

AXI BRAM Controller (4.0)

*バージョン 4.0 (Rev. 5)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*IP インテグレーターでサポートされるアドレス範囲を 2G に増加

AXI Bridge for PCI Express Gen3 Subsystem (2.0)

*バージョン 2.0

*共有ロジックのサポートを追加

Rootport コンフィギュレーションのサポートを追加

*xcku035 および xcku040 デバイスの sfva784 パッケージのサポートを追加

*xcku025、xcku085、および xcku095 デバイスのサポートを追加

*未処理の AXI マスター/スレーブ 書き込み/読み出し要求数を選択するオプションを追加

*EXTERNAL PIPE INTERFACE モードでは、新しいファイル file xil_sig2pipe.v がシミュレーション ディレクトリに含められており、phy_sig_gen.v と置き換えられています。BFM/VIP は board.v の xil_sig2pipe インスタンスとインターフェイスさせる必要があります。

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI CAN (5.0)

*バージョン 5.0 (Rev. 9)

*AXI4-Lite インターフェイスでの連続トランザクションの処理に関する問題を修正(AR 63102)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Central Direct Memory Access (4.1)

*バージョン 4.1 (Rev. 6)

*コアの HDL から Mark Debug 属性を削除

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Chip2Chip Bridge (4.2)

*バージョン 4.2 (Rev. 6)

*AXI マスター インターフェイスに最大 64 ビットまでのアドレス幅を追加

ヘルパー コアのバージョン アップデート (fifo_generator_v13_0)

*ヘルパー コアの FIFO XDC のアップデートに伴い IP コアの XDC をアップデート

*Aurora_64b66b_v11_0 を使用するようにサンプル デザインをアップデート

*サンプル デザインで UltraScale+ デバイスでの aurora コンフィギュレーションをサポート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

AXI Clock Converter (2.1)

*バージョン 2.1 (Rev. 5)

*fifo_generator 13.0 にアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

AXI Crossbar (2.1)

*バージョン 2.1 (Rev. 7)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Data FIFO (2.1)

*バージョン 2.1 (Rev. 5)

*FIFO Generator v13.0 にアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

AXI Data Width Converter (2.1)

*バージョン 2.1 (Rev. 6)

*blk_mem_gen v8.3 および fifo_generator v13.0 を使用するようアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI DataMover (5.1)

*バージョン 5.1 (Rev. 8)

*ヘルパー コアの FIFO XDC のアップデートに伴い IP コアの XDC をアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Direct Memory Access (7.1)

*バージョン 7.1 (Rev. 7)

*AXI4 未処理要求数を 1 から 4 に増加

*CDC の警告を修正するため RTL を若干変更

*ヘルパー コアの FIFO XDC のアップデートに伴い IP コアの XDC をアップデート

*コアの HDL から Mark Debug 属性を削除

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI EMC (3.0)

*バージョン 3.0 (Rev. 6)

*コアの HDL および XDC 制約でフリップフロップを接続する IOB 属性を追加

*コア内に STARTUPE3 プリミティブを含めるオプションを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI EPC (2.0)

*バージョン 2.0 (Rev. 9)

*サンプル デザインにヘルパー コアの呼び出しに関するアップデートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Ethernet Buffer (2.0)

*バージョン 2.0 (Rev. 9)

*1588 モードのインバンド制御およびタイム スタンプをサポートするためアップデート

*AXI4-Lite クロックに基づいた phy_reset 生成をサポート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Ethernet Clocking (2.0)

*バージョン 2.0 (Rev. 2)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

AXI EthernetLite (3.0)

*バージョン 3.0 (Rev. 4)

*ヘルパー コアの FIFO XDC のアップデートに伴い IP コアの XDC をアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI GPIO (2.0)

*バージョン 2.0 (Rev. 8)

*最新のボード フローをサポートするため IP をアップデート。機能的な変更またはインターフェイスでの変更はありません。

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI HWICAP (3.0)

*バージョン 3.0 (Rev. 10)

*ICAP プリミティブをコア外にできるオプションを追加

*外部 ICAP プリミティブにアクセスするインターフェイスを追加

*STARTUPE2 プリミティブの未使用ポートを共有するオプションを追加

*コアの HDL から Mark Debug 属性を削除

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI IIC (2.0)

*バージョン 2.0 (Rev. 9)

*サンプル デザインにヘルパー コアの呼び出しに関するアップデートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Interconnect (2.1)

*バージョン 2.1 (Rev. 7)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Interrupt Controller (4.1)

*バージョン 4.1 (Rev. 5)

*今後のデバイスのサポートを単純化するため、サポート デバイスとプロダクション ステートを自動的に判断

*割り込みコントローラーの IVAR リセット値を接続されているプロセッサに基づいて自動設定する機能を向上

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Lite IPIF (3.0)

*バージョン 3.0 (Rev. 3)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

AXI MMU (2.1)

*バージョン 2.1 (Rev. 4)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Master Burst (2.0)

*バージョン 2.0 (Rev. 7)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Memory Mapped To PCI Express (2.7)

*バージョン 2.7

*GTP DRP での書き込みの問題を修正 (Xilinx Answer 63182)

*EXTERNAL PIPE INTERFACE モードでは、新しいファイル file xil_sig2pipe.v がシミュレーション ディレクトリに含められており、phy_sig_gen.v と置き換えられています。BFM/VIP は board.v の xil_sig2pipe インスタンスとインターフェイスさせる必要があります。

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Memory Mapped to Stream Mapper (1.1)

*バージョン 1.1 (Rev. 5)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Performance Monitor (5.0)

*バージョン 5.0 (Rev. 8)

*AXI マスター インターフェイスに最大 64 ビットまでのアドレス幅を追加

*サンプル デザインでのマイナー アップデート。機能的な変更はありません。

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

AXI Protocol Checker (1.1)

*バージョン 1.1 (Rev. 7)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

AXI Protocol Converter (2.1)

*バージョン 2.1 (Rev. 6)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Quad SPI (3.2)

*バージョン 3.2 (Rev. 5)

*SCK クロック ラインでの不要なトグルを修正(AR 65224)

*標準マスター モードでの受信ビットのシフトの問題を修正 (AR 65225)

*コア内に STARTUPE3 プリミティブを含めるオプションを追加

*STARTUPE2 プリミティブの未使用ポートを共有するオプションを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Register Slice (2.1)

*バージョン 2.1 (Rev. 6)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

AXI TFT Controller (2.0)

*バージョン 2.0 (Rev. 10)

*AXI マスター インターフェイスに最大 64 ビットまでのアドレス幅を追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Timebase Watchdog Timer (2.0)

*バージョン 2.0 (Rev. 8)

*サンプル デザインにヘルパー コアの呼び出しに関するアップデートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Timer (2.0)

*バージョン 2.0 (Rev. 8)

*サンプル デザインにヘルパー コアの呼び出しに関するアップデートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Traffic Generator (2.0)

*バージョン 2.0 (Rev. 7)

*AXI マスター インターフェイスに最大 64 ビットまでのアドレス幅を追加

*ストリーミング モードで 24 ビットの TLEN をサポートするため IP をアップデート

*AXI スレーブ インターフェイスで最大 32 ビット ユーザー幅をサポートするため IP をアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI UART16550 (2.0)

*バージョン 2.0 (Rev. 8)

*今後リリースされるザイリンクス デバイスをサポートするため IP を向上

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI USB2 Device (5.0)

*バージョン 5.0 (Rev. 7)

*AXI マスター インターフェイスに最大 64 ビットまでのアドレス幅を追加

*CDC 警告を修正するため RTL をアップデート

ヘルパー コアのバージョン アップデート (fifo_generator_v13_0)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Uartlite (2.0)

*バージョン 2.0 (Rev. 10)

* サンプル デザインのマイナーなアップデート (機能上の変更はなし)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Video Direct Memory Access (6.2)

*バージョン 6.2 (Rev. 5)

ヘルパー コアのバージョン アップデート (fifo_generator_v13_0)

*ヘルパー コアの FIFO XDC のアップデートに伴い IP コアの XDC をアップデート

*CDC 警告および非同期 FIFO クロッキングの推奨事項を修正するためサンプル デザインをアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI Virtual FIFO Controller (2.0)

*バージョン 2.0 (Rev. 8)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI-Stream FIFO (4.1)

*バージョン 4.1 (Rev. 3)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI4-Stream Accelerator Adapter (2.1)

*バージョン 2.1 (Rev. 5)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

AXI4-Stream Broadcaster (1.1)

*バージョン 1.1 (Rev. 6)

*内部オートメーションを改善するため再パッケージ  (機能上の変更はなし)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

AXI4-Stream Clock Converter (1.1)

*バージョン 1.1 (Rev. 7)

*FIFO での変更に合わせて XDC をアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI4-Stream Combiner (1.1)

*バージョン 1.1 (Rev. 5)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

AXI4-Stream Data FIFO (1.1)

*バージョン 1.1 (Rev. 7)

*内部オートメーションを改善するため再パッケージ。機能的な変更はありません。

*FIFO での変更に合わせて XDC をアップデート

*FIFO Generator v13.0 にアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

AXI4-Stream Data Width Converter (1.1)

*バージョン 1.1 (Rev. 5)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

2:3 4:3 などの tdata の非倍数幅変換があり、TKEEP および TID がないコンフィギュレーションでは、TDEST または TLAST 信号によりすべてのビットが Low に接続された TKEEP 信号が M_AXIS インターフェイスに追加されます。このコンフィギュレーションでは、TKEEP 出力は無視しても問題ありません。TKEEP は不要ですが、下位互換性を保持するため保持されており、ベクターは有効な出力を生成するよう High で駆動されています。1 入力以上の転送が 1 以上の出力転送に累積されるアップサイザーが必要で TID/TDEST/TLAST があるが TKEEP はないコンフィギュレーションでも、TKEEP が生成されます。このインスタンスに含まれる TKEEP は常に High で駆動され、TID/TDEST/TLAST が累積中にトグルしないように入力ストリームが条件付けられていない場合は、監視する必要があります。

*1 つまたは複数のサブコアでリビジョンを変更

AXI4-Stream Interconnect (2.1)

*バージョン 2.1 (Rev. 7)

*配線モードのレジスタ インターフェイスでアドレス マップ処理を向上するため IP インテグレーター オートメーションをアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*制御レジスタ配線の使用時に BASE/HIGH TDEST ペアが削除されるよう IP コンフィギュレーターをアップデート

*1 つまたは複数のサブコアでリビジョンを変更

AXI4-Stream Protocol Checker (1.1)

*バージョン 1.1 (Rev. 6)

*内部オートメーションを改善するため再パッケージ (機能上の変更はなし)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

AXI4-Stream Register Slice (1.1)

*バージョン 1.1 (Rev. 6)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

AXI4-Stream Subset Converter (1.1)

*バージョン 1.1 (Rev. 6)

*ほかのストリーム信号と定数の組み合わせに含まれるほとんどのストリーム信号のを再マップするサポートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI4-Stream Switch (1.1)

*バージョン 1.1 (Rev. 6)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AXI4-Stream to Video Out (4.0)

*バージョン 4.0

*主要なコアのリビジョン

*速度を向上するためアーキテクチャを最適化

*内部 FIFO とFIFO ジェネレーター IP と置き換え

*コンポーネント幅の変換にユーザー パラメーターを追加

*同期または非同期クロック モードにユーザー パラメーター オプションを追加

*オーバーフロー、アンダーフロー、およびステータス ポートを追加

*デフォルトのタイミング モードをスレーブに変更

*Zynq および Kintex UltraScale+ デバイスのサポートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Accumulator (12.0)

*バージョン 12.0 (Rev. 7)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Adder/Subtracter (加算/減算器) (12.0)

*バージョン 12.0 (Rev. 7)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Aurora 64B66B (11.0)

*バージョン 11.0

*最大 25Gbps ライン レートの GTY のサポートを追加

*16.375Gbps ライン レートを超える GTY に対する要件としてクワッドにつき 1 つの GTREFCLK 入力

*16.375Gbps ライン レートを超える GTY では CRC インプリメンテーションに下位互換性がない

*16.375Gbps ライン レートを超える GTY では UFC および USERK インターフェイスがサポートされない

*XC7Z030SBV485 および XC7Z030ISBV485 デバイスのサポートを追加

*UltraScale GT Wizard および FIFO サブコア バージョンをアップデート

*s_axi_user_k_tx_tready 出力を channel_up とゲート接続

*UltraScale トランシーバー向けに TXMASTERCHANNEL および RXMASTERCHANNEL セレクションをアップデート

*UltraScale+ デバイスのサポートを追加

Aurora 8B10B (11.0)

*バージョン 11.0 (Rev. 2)

*CDC 警告を修正するため RTL をアップデート

*UltraScale+ デバイスのサポートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

Binary Counter (12.0)

*バージョン 12.0 (Rev. 7)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Block Memory Generator (8.3)

*バージョン 8.3

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*BRAM データ破損の発生を最小限にする安全回路をイネーブルにするために新しいポートの rsta_busy および rstb_busy を追加

*シミュレーション モデルは VHDL でのみ配布

CIC Compiler (4.0)

*バージョン 4.0 (Rev. 8)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

CORDIC (6.0)

*バージョン 6.0 (Rev. 8)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

CPRI (8.5)

*バージョン 8.5

*バージョン 1.6 の UltraScale GT Wizard を使用するようアップデート

*UltraScale デバイスに対するトランシーバー セレクションを GUI に追加

*7 シリーズ GT に対してステート マシンのシーケンスを改善

*UltraScale+ のサポートを追加

*UltraScale デバイスで LPM モードと DFE モードを切り替える挿入ロス設定を追加

*トランシーバーの PMARESETDONE が Low になると UltraScale RX バッファー バイパス ステート マシンを再起動

*TX の resetdone が Low になると UltraScale TX バッファー バイパス ステート マシンを再起動

*AXI 制御インターフェイスを使用しないインスタンスに対して reset_aux_clk ポートを追加

*受信イーサネット データの SSD1 および SSD2 文字をバッファー バイパス モードの 0x55 で置換

*トランシーバーのレシーバー セクションのみをリセットするようにウォッチドッグ リセットを変更

*7 シリーズで MMCM がロック状態になった場合にのみトランシーバーの TXUSERRDY 入力をアサート

*トランシーバーに隣接するアービタを移動することにより DRP アービトレーションを改善

*8.11008Gbps および 12.16512Gbps の新しいライン レートに対して UltraScale および UltraScale+ サポートを追加

*マスター コアによってレイテンシを削減するために CDC FIFO フィル レベルを追加

*アライメント ブロックへの TXPHINITDONE 入力を安定したクロックに同期

*サンプル デザインに Mu-Law 圧縮例を追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Chroma Resampler (4.0)

*バージョン 4.0 (Rev. 7)

*Zynq および Kintex UltraScale+ デバイスのサポートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Clocking Wizard (5.2)

*バージョン 5.2

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*IP インテグレーターの GUI で [Port Renaming] タブを非表示 (この機能はサポートされない)

*UltraScale PLL に対して位相アライメント機能を削除 (プリミティブでこの機能をサポートするには制限があるため)

*ボード パーツで Clocking Wizard をターゲットにした場合に、プライマリおよびセカンダリ クロックに伝搬される周波数の値を浮動小数点フォーマットで表示

*サンプル デザインおよびシミュレーション ファイルは Verilog でのみ配布

Color Correction Matrix (6.0)

*バージョン 6.0 (Rev. 8)

*今後のデバイスのサポートを単純化するため、サポート デバイスとプロダクション ステートを自動的に判断

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Color Filter Array Interpolation (7.0)

*バージョン 7.0 (Rev. 7)

*Zynq および Kintex UltraScale+ デバイスのサポートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Complex Multiplier (6.0)

*バージョン 6.0 (Rev. 9)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Convolution Encoder (9.0)

*バージョン 9.0 (Rev. 8)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

DDR3 SDRAM (MIG) (1.0)

*バージョン 1.0

*初期リリース

*前回のリリースに含まれる MIG IP から派生

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*一部のデバイスで Dynamic DCI が機能しない問題を解決

*デバイスのプログラム後に「[Xicom 50-24]」というエラー メッセージが表示される問題を解決

*IP を再カスタマイズするとカスタマイズ GUI に間違った [Enable Chip Select Pin] オプションが表示される問題を解決

DDR4 SDRAM (MIG) (1.0)

*バージョン 1.0

*初期リリース

*前回のリリースに含まれる MIG IP から派生

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*一部のデバイスで Dynamic DCI が機能しない問題を解決

*CAS レイテンシが 17 に設定されていると DQS ゲート キャリブレーション エラーが発生する問題を解決

*デバイスのプログラム後に「[Xicom 50-24]」というエラー メッセージが表示される問題を解決

*IP を再カスタマイズするとカスタマイズ GUI に間違った [Enable Chip Select Pin] オプションが表示される問題を解決

DDS Compiler (6.0)

*バージョン 6.0 (Rev. 10)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*ラスタライズ モードでシステム パラメーターを使用するときの GUI PINC 計算を修正

*1 つまたは複数のサブコアでリビジョンを変更

DSP48 Macro (3.0)

*バージョン 3.0 (Rev. 10)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

DUC/DDC Compiler (3.0)

*バージョン 3.0 (Rev. 8)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Discrete Fourier Transform (4.0)

*バージョン 4.0 (Rev. 9)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*Vivado シミュレータまたは Cadence IES を使用してシミュレーションすると C モデルと IP 間で LSB が一致しないという問題を回避

*1 つまたは複数のサブコアでリビジョンを変更

DisplayPort (6.1)

*バージョン 6.1

*サブシステムに外部 PHY サポートを追加

*RX 等化モードを LPM のみに修正

*DP159 転送クロックをサポートするため RX DRP コンフィギュレーションをアップデート

*2.7/5.4Ghz の転送クロックおよび 1.62Ghz の外部基準クロックをサポートするために UltraScale RX に 2 つの新しい REFCLK ポートを追加

*fifo_generator_v12_0 を fifo_generator_v13_0 にアップグレード

*UltraScale+ デバイス サポートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Distributed Memory Generator (8.0)

*バージョン 8.0 (Rev. 9)

*vhdl シミュレーション モデルのみを配布し、Verilog シミュレーション モデルの配布は停止

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

Divider Generator (5.1)

*バージョン 5.1 (Rev. 8)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

ECC (2.0)

*バージョン 2.0 (Rev. 9)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

Ethernet PHY MII to Reduced MII (2.0)

*バージョン 2.0 (Rev. 8)

*サンプル デザインにヘルパー コアの呼び出しに関するアップデートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

FIFO Generator (13.0)

*バージョン 13.0

*非同期リセット サポートを削除

*7 シリーズ共通クロック ブロック RAM FIFO に対して非同期ポート幅サポートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

FIR Compiler (7.2)

*バージョン 7.2 (Rev. 4)

*合成後のシミュレーション中にメモリ競合警告メッセージが表示されないようにするために制約ファイルを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*多相補間コンフィギュレーションについて GUI でレポートされる予測レイテンシを修正

*1 つまたは複数のサブコアでリビジョンを変更

Fast Fourier Transform (9.0)

*バージョン 9.0 (Rev. 8)

*複数のリセットが近くで適用されると Radix-2 アーキテクチャのブロック浮動小数点モードの出力データが間違っているというバグを修正

*C モデルのランタイムを改善

*シミュレータのエラボレーション中に表示される警告メッセージの数を削減

*reset 文がなかったシミュレーションのみチェッカーの HDL アサーション ロジックを修正

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*ブロック浮動小数点制御を使用する Radix-2 Lite アーキテクチャの入力範囲検出が間違っているというバグを修正

*1 つまたは複数のサブコアでリビジョンを変更

Fixed Interval Timer (2.0)

*バージョン 2.0 (Rev. 6)

*今後のデバイスのサポートを単純化するため、サポート デバイスとプロダクション ステートを自動的に判断

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

Floating-point (7.1)

*バージョン 7.1

*半精度演算子の最適化を追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*IP GUI の [resource utilization graph] タブを削除し、ザイリンクス ウェブサイトに完全なパフォーマンスおよびリソース グラフを掲載

*uint32、uint64、および int64 フォーマットからの固定から浮動小数点への変換のサポートを追加

*単精度の加算/減算に対して中間 DSP48 使用率オプションを追加

*1 つまたは複数のサブコアでリビジョンを変更

G.709 FEC Encoder/Decoder (2.2)

*バージョン 2.2 (Rev. 1)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*密集を軽減するため OTN モードのデータパス信号からリセットを削除

*OTU4 BROMS を LUTROM に変換

*1 つまたは複数のサブコアでリビジョンを変更

G.975.1 EFEC I.4 Encoder/Decoder (1.0)

*バージョン 1.0 (Rev. 10)

*ファミリのサポート構文を修正 (サポートされるデバイス、スピード グレード、およびパーツへの変更なし)

*新しいデバイスのサポートを単純化するためユーティリティ サブコア依存性を追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

G.975.1 EFEC I.7 Encoder/Decoder (2.0)

*バージョン 2.0 (Rev. 10)

*ファミリのサポート構文を修正 (サポートされるデバイス、スピード グレード、およびパーツへの変更なし)

*新しいデバイスのサポートを単純化するためユーティリティ サブコア依存性を追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Gamma Correction (7.0)

*バージョン 7.0 (Rev. 8)

*今後のデバイスのサポートを単純化するため、サポート デバイスとプロダクション ステートを自動的に判断

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Gmii to Rgmii (4.0)

*バージョン 4.0 (Rev. 1)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

High Speed SelectIO Wizard (2.0)

*バージョン 2.0

*コアのアーキテクチャを再構築

*ピンの方向の組み合わせ (Tx、Rx、Bidir、およびこれらすべて) をサポートするよう設定を向上

*ユーザーが選択できる受信クロック/ストローブをデータ関係に追加

*ファブリック ロジックに対する FIFO 書き込みクロックの可用性を拡張

*ライン スピードに基づいてユーザーが選択できる PLL 入力クロック オプションを追加

*correct by construction ウィザードが実行されるように徹底的なデザイン ルール チェックでピン配置を向上

*信頼性を高めるための包括的なリセット シーケンス

*シリアライズ係数として 4 を使用した場合に最大 1300Mbps のデータ速度をサポートするよう改善

*UltraScale+ デバイス サポートを追加

*High Speed SelectIO Wizard v1.1 で複数のビットスリップ選択肢を提供 (ビットスリップ オプションは High Speed SelectIO Wizard v2.0 でのみ BITS_PER_SLIP に制限されている)

IBERT 7 Series GTH (3.0)

*バージョン 3.0 (Rev. 10)

*REFCLK セレクション アップデートに対して一部のプロシージャをアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

IBERT 7 Series GTP (3.0)

*バージョン 3.0 (Rev. 9)

*Zynq デバイスに対して最大ライン レートをアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

IBERT 7 Series GTX (3.0)

*バージョン 3.0 (Rev. 10)

*REFCLK セレクション アップデートに対して一部のプロシージャをアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

IBERT 7 Series GTZ (3.1)

*バージョン 3.1 (Rev. 8)

*関連 Tcl ファイルをクリーンアップ

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

IBERT UltraScale GTH (1.3)

*バージョン 1.3

*値フォーマットがビットストリングで値が 16 進数のパラメーターのビットストリングにデフォルト値を変更

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*オプションの txoutclk_o ポートを追加 (このポートは [Add_RXOUTCLK Probes] オプションを選択した場合にのみイネーブルになる)

*1 つまたは複数のサブコアでリビジョンを変更

IBERT UltraScale GTY (1.2)

*バージョン 1.2

*値フォーマットがビットストリングで値が 16 進数のパラメーターのビットストリングにデフォルト値を変更

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*オプションの txoutclk_o ポートを追加 (このポートは [Add_RXOUTCLK Probes] オプションを選択した場合にのみイネーブルになる)

*1 つまたは複数のサブコアでリビジョンを変更

IEEE 802.3bj RS-FEC (1.0)

*バージョン 1.0 (Rev. 2)

サンプル デザインに含まれる GT ウィザードのバージョンをアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

ILA (Integrated Logic Analyzer) (6.0)

*バージョン 6.0

*ILA IP での Timing10 DRC 違反を修正

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

IOModule (3.0)

*バージョン 3.0 (Rev. 3)

*今後のデバイスのサポートを単純化するため、サポート デバイスとプロダクション ステートを自動的に判断

*接続されているプロセッサがロックステップ スレーブの場合に考慮されるように C_MASK および C_IO_MASK 算出をアップデート

*割り込みコントローラーのベース ベクターを接続されているプロセッサに基づいて自動設定する機能を向上

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

Image Enhancement (8.0)

*バージョン 8.0 (Rev. 8)

*Zynq および Kintex UltraScale+ デバイスのサポートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Interlaken (1.7)

*バージョン 1.7

*制御およびステータスに対して AXI4-Lite サポートを追加

*GTWIZ バージョンを 1_6 にアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

リセット ポートのポート名をアップデート

*CLKWIZ バージョンを 5_2 にアップデート

*UltraScale+ デバイスのサポートを追加

*Kintex095 デバイスの新しいパーツのサポートを追加

*OOBFC 機能を再有効化

Interleaver/De-interleaver (8.0)

*バージョン 8.0 (Rev. 7)

*Vivado 合成 2015.3 で正しく動作するよう HDL のファイル処理機能をアップデート  (ビヘイビアーの変更はなし)

*VHDL-2008 ライブラリとの名前空間の競合を解決するため HDL ファイルを変更 (機能上の変更はなし)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

JESD204 (6.2)

*バージョン 6.2

*UltraScale GTY トランシーバーのサポートを追加

*複数レーンにおけるコード グループ同期の検出を改善

*アライメント文字から ILA データへの遷移の検出を改善

*共有ロジックがコアに含まれていてトランシーバー デバッグがディスエーブルになっている場合に gt_txpd および gt_rxpd のデフォルト値を変更 (詳細は『Video Timing Controller 製品ガイド』 (PG016) を参照)

*書き込みサイクルを削減することにより AXI 書き出し時間を改善

*gt_reset 出力の信頼性を向上

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*クロック モジュールの DRPCLK 入力で駆動されていた BUFG を削除

JESD204 PHY (3.0)

*バージョン 3.0

*CPLLPD の接続を修正。AXI4-Lite をイネーブルにした場合、AXI レジスタ マップからの出力が UltraScale デバイスのトランシーバーの入力に接続されていませんでした。

*2 つの新しいポート tx_sys_reset および rx_sys_reset を追加。詳細は、『JESD204 PHY v1.0 LogiCORE IP 製品ガイド』 (PG198) を参照してください。

*AXI レジスタ空間に新しいリセット tx_sys_reset_axi および rx_sys_reset_axi を追加

*AXI レジスタ空間から各レーンの未使用 TX および RX クロック セレクト レジスタを削除。詳細は、『JESD204 PHY v1.0 LogiCORE IP 製品ガイド』 (PG198) を参照してください。

*tx_reset_gt および rx_reset_gt の機能をトランシーバー チャネル (トランシーバーの gttxreset および gtrxreset 入力) のみをリセットするよう変更。 これらのリセットで PLL はリセットされなくなっています。詳細は、『JESD204 PHY v1.0 LogiCORE IP 製品ガイド』 (PG198) を参照してください。

*コンフィギュレーション サブバンクで Common および Transceiver セレクターを 1 つのレジスタとして最適化。以前はサブバンクに個別のレジスタがありました。詳細は、『JESD204 PHY v1.0 LogiCORE IP 製品ガイド』 (PG198) を参照してください。

*コアの共有ロジックがイネーブルになっている 7 シリーズ Artix コンフィギュレーションに mmcm_locked 出力を追加

*UltraScale GTY トランシーバーのサポートを追加

*トランシーバー チャネルの配置を選択する GUI オプションを追加 (UltraScale コンフィギュレーションのみ)

*BPI や PCAP などの高速プログラム モードでリセットを 3ms 長くする GUI オプションを追加 (7 シリーズのみ)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

JTAG to AXI Master (1.1)

*バージョン 1.1

*64 ビット アドレスをサポート

*データ幅および ID 幅の内部レジスタを追加

*Uplus デバイスをサポート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*FIFO Generator を v12.0 から v13.0 にアップデート

*1 つまたは複数のサブコアでリビジョンを変更

LMB BRAM Controller (4.0)

*バージョン 4.0 (Rev. 7)

*追加の UltraScale デバイスのファミリ名をアップデート

*接続されたプロセッサがロックステップ スレーブの場合にロックステップ マスターの検出を向上

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

LTE DL Channel Encoder (3.0)

*バージョン 3.0 (Rev. 8)

*VHDL-2008 ライブラリとの名前空間の競合を解決するため HDL ファイルを変更 (機能上の変更はなし)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

LTE Fast Fourier Transform (2.0)

*バージョン 2.0 (Rev. 9)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

LTE PUCCH Receiver (2.0)

*バージョン 2.0 (Rev. 8)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

LTE RACH Detector (2.0)

*バージョン 2.0 (Rev. 8)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

LTE UL Channel Decoder (4.0)

*バージョン 4.0 (Rev. 8)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Local Memory Bus (LMB) 1.0 (3.0)

*バージョン 3.0 (Rev. 7)

*今後のデバイスのサポートを単純化するため、サポート デバイスとプロダクション ステートを自動的に判断

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

MIPI CSI-2 Rx Controller (1.0)

*バージョン 1.0

*初期リリース

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

MIPI CSI-2 Rx Subsystem (1.0)

*バージョン 1.0

*初期リリース

*統合 DPHY および CSI-2 Rx コントローラーを含むサブシステム

*1 ~ 4 個の DPHY レーンをサポート

*AXI4-Stream ビデオ出力インターフェイス

*Camera Control Interface (CCI) に対して AXI IIC をオプションでサポート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

MIPI D-PHY (1.0)

*バージョン 1.0

*初期リリース

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

Mailbox (2.1)

*バージョン 2.1 (Rev. 5)

*今後のデバイスのサポートを単純化するため、サポート デバイスとプロダクション ステートを自動的に判断

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Memory Helper Core (1.0)

*バージョン 1.0

*初期サポート。QDRIV、QDRIV PHY、QDRIIP、QDRIIP PHY、RLDRAM3、RLDRAM3 PHY、DDR3 SDRAM、DDR3 SDRAM PHY、DDR4 SDRAM、DDR4 SDRAM PHY IP のヘルパー コア

Memory Interface Generator (MIG 7 Series) (2.4)

*バージョン 2.4

*RLDRAM II および QDRII+ SRAM の書き込みキャリブレーションおよび複雑な読み出しキャリブレーションを向上

*RLDRAM III の複雑な読み出しキャリブレーションを向上

MicroBlaze (9.5)

*バージョン 9.5 (Rev. 2)

*追加の UltraScale デバイスのファミリ名をアップデート

*LMB および AXI モニター インターフェイスを追加し、ロックステップ スレーブ バス インターフェイスの接続を簡略化

*ELF ファイルの関連性からスレーブ プロセッサを非表示にするようロックステップの処理を向上

*ロックステップ スレーブ プロセッサからのロックステップ マスターの検出を向上

*HASH(0x1c2b1d20)

*HASH(0x1c2b1d30)

*合成の警告メッセージの数を低減

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

MicroBlaze Debug Module (MDM) (3.2)

*バージョン 3.2 (Rev. 4)

*今後のデバイスのサポートを単純化するため、サポート デバイスとプロダクション ステートを自動的に判断

*LMB へのデバッグ アクセスのパフォーマンスを向上

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

MicroBlaze MCS (2.3)

*バージョン 2.3 (Rev. 2)

*追加の UltraScale デバイスのファミリ名をアップデート

*最新のサブコア バージョンでアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Multiplier (12.0)

*バージョン 12.0 (Rev. 9)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Multiply Adder (3.0)

*バージョン 3.0 (Rev. 7)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Mutex (2.1)

*バージョン 2.1 (Rev. 5)

*今後のデバイスのサポートを単純化するため、サポート デバイスとプロダクション ステートを自動的に判断

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

PCIe DMA Subsystem (1.0)

*バージョン 1.0

*初期リリース

Partial Reconfiguration Controller (1.0)

*バージョン 1.0 (Rev. 1)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*fifo_generator を v13.0 にアップデート。PRC の機能に変更はありません。

*reset および icap_reset でインターフェイス タイプを undef から xilinx.com:signal:reset:1.0 に変更。これにより、IPI 設計アシスタンスでコアのアクティブ Low リセットがアクティブ High リセットに接続されるというバグが修正されます。

*負のビットストリーム サイズを使用できないように API を変更

*割り当てられているトリガーおよび割り当てられている RM 値が GUI で常に正しく表示されるように GUI を変更

*トリガー レジスタを読み出すことができないというバグを修正

*1 つまたは複数のサブコアでリビジョンを変更

Partial Reconfiguration Decoupler (1.0)

*バージョン 1.0

*初期リリース

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

Peak Cancellation Crest Factor Reduction (6.0)

*バージョン 6.0 (Rev. 2)

*DC バイアスを修正 (詳細は Xilinx Answer 64915 を参照)

*UltraScale+ デバイスをサポート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Processor System Reset (5.0)

*バージョン 5.0 (Rev. 8)

*VHDL2008 キーワードとの競合を避けるために内部モジュールを名前変更 (機能上の変更はなし)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

QDRII+ SRAM (MIG) (1.0)

*バージョン 1.0

*ATG のサポートを追加

*XSDB パラメーターを強化

*キャリブレーション関連アイテムをいくつか修正

QSGMII (3.3)

*バージョン 3.3 (Rev. 2)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*ヘルパー コアのバージョンを v15_0 to v15_1 から gig_ethernet_pcs_pma に変更

*xcku095 デバイス ファミリのサポートを追加

RAM-based Shift Register (12.0)

*バージョン 12.0 (Rev. 7)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*IP コア コンテナー フローをサポートするため COE-to-MIF コードをアップデート

*1 つまたは複数のサブコアでリビジョンを変更

RGB to YCrCb Color-Space Converter (7.1)

*バージョン 7.1 (Rev. 6)

*今後のデバイスのサポートを単純化するため、サポート デバイスとプロダクション ステートを自動的に判断

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

RLDRAM3 (MIG) (1.0)

*バージョン 1.0

*読み出しレイテンシのサポートを拡張

*アドレス mux をサポート

*XSDB ステータスおよびエラー メッセージをアップデート

RXAUI (4.3)

*バージョン 4.3 (Rev. 2)

*最新版の GT UltraScale Wizard v1.6 を使用するようアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*UltraScale+ デバイスのサポートを追加

*xcku095 デバイス ファミリのサポートの追加

*1 つまたは複数のサブコアでリビジョンを変更

Reed-Solomon Decoder (9.0)

*バージョン 9.0 (Rev. 9)

*算術演算で X に関するシミュレーション警告メッセージが表示されないようにするために明示的な初期値を多くの信号に指定

*VHDL-2008 ライブラリとの名前空間の競合を解決するため HDL ファイルを変更 (機能上の変更はなし)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*IP コア コンテナー フローをサポートするため COE-to-MIF コードをアップデート

*VCS 問題を解決するためにシンドロームで信号に初期化を追加

*1 つまたは複数のサブコアでリビジョンを変更

Reed-Solomon Encoder (9.0)

*バージョン 9.0 (Rev. 8)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

S/PDIF (2.0)

*バージョン 2.0 (Rev. 9)

*サンプル デザインをアップデート

*FIFO 変更に対して制約をアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

SMPTE2022-1/2 Video over IP Receiver (2.0)

*バージョン 2.0 (Rev. 3)

*Zynq UltraScale+ MPSoC、Kintex UltraScale+ および Virtex UltraScale+ のサポートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

SMPTE2022-1/2 Video over IP Transmitter (2.0)

*バージョン 2.0 (Rev. 3)

*Zynq UltraScale+ MPSoC、Kintex UltraScale+ および Virtex UltraScale+ のサポートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

SMPTE SD/HD/3G-SDI (3.0)

*バージョン 3.0 (Rev. 6)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

SMPTE UHD-SDI (1.0)

*バージョン 1.0 (Rev. 1)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

SMPTE2022-5/6 Video over IP Receiver (5.0)

*バージョン 5.0 (Rev. 2)

*Zynq UltraScale+ MPSoC、Kintex UltraScale+ および Virtex UltraScale+ のサポートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

前方誤り訂正 (FEC) エンジンを含めずにコアが生成されている場合にビデオ出力が数フレーム後に停止するという問題を修正

SMPTE2022-5/6 Video over IP Transmitter (4.0)

*バージョン 4.0 (Rev. 4)

*Zynq UltraScale+ MPSoC、Kintex UltraScale+ および Virtex UltraScale+ のサポートを追加

*最新の VOIP_RX シミュレーション モデルを含むようにデモ用テストベンチをアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

SPI-4.2 (13.0)

*バージョン 13.0 (Rev. 7)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

SelectIO Interface Wizard (5.1)

*バージョン 5.1 (Rev. 6)

*IODELAYCTRL および BUFG に対するオプションを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

Serial RapidIO Gen2 (4.0)

*バージョン 4.0 (Rev. 1)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*データ ストリーミング機能を追加

Soft Error Mitigation (4.1)

*バージョン 4.1 (Rev. 5)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

System Cache (3.1)

*バージョン 3.1 (Rev. 2)

*追加の UltraScale デバイスのファミリ名をアップデート

*書き込みが遅延されるとまれにデッドロック状態が発生するという問題を修正

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*確実に S10_AXI_CRRESP を接続。機能的な変更はありません。

System Management Wizard (1.2)

*バージョン 1.2 (Rev. 2)

* GUI 関連のアップデート (機能上の変更はなし)

*CDC 警告を修正するため RTL をアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*UltraScale+ デバイスのサポートを追加

*入力スティミュラスの生成を変更。各入力に固有の波形を供給可能です。

*スレーブの SYSMON のインスタンシエーションをオプションに変更

Timer Sync 1588 (1.2)

*バージョン 1.2 (Rev. 3)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

Tri Mode Ethernet MAC (9.0)

*バージョン 9.0 (Rev. 2)

*Kintex、Virtex、および Zynq UltraScale+ ベータ サポートを追加

*2.5G データ レートの Artix-7 デバイスをサポートするため RTL をリファクタリング。関連テストベンチおよび XDC ファイルをアップデート。

*RX のオーバーサイズ フレーム カウンターのアップデート プロセスを変更。RX フレームで正規の IEEE 制限を超えるサイズのフレームが含まれる場合、ジャンボ フレームがイネーブルの場合は RX MAX_LENGTH レジスタの値に関係なくカウンターが増加します。ジャンボ フレームがイネーブルになっていない場合は、RX フレーム長が RX MAX_LENGTH レジスタ値以下場合にカウンターが増加します。

*一部の AXI4_Lite Management 信号がブロック レベルに存在していてもラッパー ファイルに伝搬されないというバグを修正

*xcku040 ffva1156 デバイスの場合に I/O およびクロック エレメントに対してサンプル LOC 制約が設定されるようサンプル デザイン XDC をアップデートし、このデバイスの RGMII TXC に対する ODELAYE3 固定遅延値をアップデート

*UltraScale+ デバイスのサポートはシミュレーションのみに制限されています。UltraScale+ デバイスに IP をインプリメンテーションすると、タイミング違反が発生する可能性があります。

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

UltraScale FPGAs Transceivers Wizard (1.6)

*バージョン 1.6

*UltraScale+ デバイスおよびシリアル トランシーバー アーキテクチャのサポートを追加

*パラメーターをアップデートして GTY トランシーバーのパフォーマンスを改善

*新しいトランシーバー コンフィギュレーションのプリセット オプションをいくつか追加し、既存のトランシーバー コンフィギュレーションのプリセットをいくつか調整

*QPLL フィードバック分周器のすべての値に対するサポートを追加することにより、あらゆるライン レートに対応できる広範な基準クロック周波数オプションを提供

*ウィザードのカスタマイズ GUI に QPLL 分数 N カリキュレーター機能を追加 (有効にすると QPLL フィードバック分周器の分数部分を設定可能)

*一部のターゲット デバイスに対してフリーランニングおよび DRP クロックの最大周波数を増加

*ウィザードのカスタマイズ GUI の [Transmitter Advanced] および [Receiver Advanced] セクションの一部を拡大して再編成

*ウィザードのカスタマイズ GUI の [Receiver Advanced] セクションの等化モードの部分にガイドとなるテキストを追加

*一部のターゲット デバイスに対してリンク カップリングが DC の場合に終端値を FLOAT に制限

*ビット シンクロナイザーからアクティブ Low リセット シンクロナイザーに変更することにより、PLL ロック損失が発生した場合にリセット コントローラー ヘルパー ブロックの gtwiz_reset_tx_done_out および gtwiz_reset_rx_done_out インジケーターの信頼性を向上

*RXPROGDIVRESET を RX リセットでアサートして RX CDR ロックの後でリリースすることにより、RX プログラマブル分周器リセットのリセット コントローラー ヘルパー ブロック制御の信頼性を向上

*リセット コントローラー ヘルパー ブロックで TXRESETDONE および RXRESETDONE のチャネルごとのビット同期が使用されるよう変更することにより、report_cdc CDC-10 メッセージに対処し、これらの入力でまれに発生することのあるグリッチをさらに軽減

*トランスミッターおよびレシーバーのユーザー クロッキング ネットワーク ヘルパー ブロックのユーザー クロック アクティブ インジケーター出力にシンクロナイザー ステージを追加

*UltraScale GTH トランシーバーをターゲットとする一部のコンフィギュレーションで gtwiz_userclk_tx_reset_in のイネーブルが間違って強制的されるというバグを修正

*Kintex UltraScale ES2 および Virtex UltraScale ES1 デバイスで PCIe 使用モードに関する信頼性問題に対処するために CPLL キャリブレーション モジュールをアップデート

*Virtex UltraScale VU440 ES2 デバイスをデフォルトで含むように CPLL キャリブレーション ブロック対象リストをアップデート

*今後のデバイスのサポートを単純化するため、Virtex UltraScale デバイスのプロダクション ステートを自動的に判断

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

UltraScale Soft Error Mitigation (3.0)

*バージョン 3.0

*すべてのモノリシック (KU025 以外) および SSI デバイスをサポート

*すべての SSI デバイスに対してエラー分類機能のサポートを追加

*検出のみおよび診断スキャンという新しいエラー検出機能を追加

*KU115 の SLR1 に対してリニア フレーム アドレス指定を使用する query コマンドが正しく機能しなかった問題を修正 (Xilinx Answer 64513 を参照)

*IP がアイドル ステートになると、その原因 (修正不可能なエラー、コマンドの実行など) に関わらずコンフィギュレーション メモリのスキャンを一貫して停止

*エラー挿入機能が無効の場合に挿入ステートに遷移しないように IP のビヘイビアーを変更

*UltraScale -1LV (0.90V) デバイスの最大 ICAP クロック周期と一致するよう GUI で最小クロック周期を 5714ps (175MHz) に変更

*エラー検出レポートに追加のデバッグ情報を表示 (変更されたエラー検出レポートについては PG187 を参照)

*未使用の IP パラメーター (INTERFACE、ENABLE_CONFIG_SCAN、MEMORY_TYPE、MEMORY_IO_TYPE、LOCATE_HELPER_BLOCKS) を削除

*KU040、VU095、KU060 ES2、KU115、VU190 ES2、および VU440 ES2 デバイスでハードウェア検証を実行

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

UltraScale+ PCI Express Integrated Block (1.0)

*バージョン 1.0

*初期リリース

*ベータ リリースでは専用 PERST のサポートなし

UltraScale FPGA Gen3 Integrated Block for PCI Express (4.1)

*バージョン 4.1

*xcku035 および xcku040 デバイスに sfva784 パッケージのサポートを追加

*VCU108 ザイリンクス開発ボードのサポートを追加

*MSI または MSI-X 機能構造の選択オプションを追加

*Receiver Detect モード (立ち下がりエッジのデフォルト) を選択するオプションを追加

*EXTERNAL PIPE INTERFACE モードでは、新しいファイル file xil_sig2pipe.v がシミュレーション ディレクトリに含められており、phy_sig_gen.v と置き換えられています。BFM/VIP は board.v の xil_sig2pipe インスタンスとインターフェイスさせる必要があります。

*KintexU および VirtexU のサポートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

VIO (Virtual Input/Output) (3.0)

*バージョン 3.0 (Rev. 9)

*ファミリ名を変更 (zynqplus および virtexplus)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Video Deinterlacer (4.0)

*バージョン 4.0 (Rev. 9)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

Video In to AXI4-Stream (4.0)

*バージョン 4.0

*主要なコアのリビジョン

*速度を向上するためアーキテクチャを最適化

*内部 FIFO とFIFO ジェネレーター IP と置き換え

*ヒステリシス レベルに対するユーザー パラメーターを削除

*コンポーネント幅の変換にユーザー パラメーターを追加

*同期または非同期クロック モードにユーザー パラメーター オプションを追加

*オーバーフローおよびアンダーフロー ポートを追加

*Zynq および Kintex UltraScale+ デバイスのサポートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

Video On Screen Display (6.0)

*バージョン 6.0 (Rev. 9)

*今後のデバイスのサポートを単純化するため、サポート デバイスとプロダクション ステートを自動的に決定

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Video Processing Subsystem (1.0)

*バージョン 1.0

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

Video Scaler (8.1)

*バージョン 8.1 (Rev. 6)

*Zynq および Kintex UltraScale+ デバイスのサポートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Video Test Pattern Generator (7.0)

*バージョン 7.0

*Vivado HLS (および新しいドライバー) を使用して IP を完全に再設計

*4K 60fps を可能にするためにクロックにつき 1、2、または 4 サンプルをサポート

*ビデオ コンポーネントにつき 16 ビットをサポート

*コアのコンフィギュレーション/初期化に AXI4-Lite インターフェイスを必須化 (ドライバーをプロセッサと使用して)

*3 つのビデオ コンポーネントで RGB 、YUV 4:4:4、YUV 4:2:2 および YUV 4:2:0 をサポート

*オプションの Video Timing Controller インターフェイスを削除

*IP 全体に対して 1 つのクロックおよびリセット

*クロック イネーブルを削除

*オプションの INTC ポートを削除

*AXI4-Stream に TKEEP、TSTRB、TID、および TDEST を追加

*一部のポートを名前変更 (aclk から ap_clk、aresetn から ap_rst_n、irq から interrupt、s_axi から s_axi_CTRL)

*デモ用テストベンチをサンプル デザインに置き換え

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Video Timing Controller (6.1)

*バージョン 6.1 (Rev. 6)

*インターレース ビデオ フィールド生成を修正

*インターレース ビデオおよびフィールド ID 極性検出を修正

*レジスタを制御するためにインターレース ビデオに対するジェネレーター ソース選択を追加

*vsync 生成ポーチ幅オフセット問題を修正

*Zynq および Kintex UltraScale+ デバイスのサポートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Video over IP FEC Receiver (1.0)

*バージョン 1.0 (Rev. 1)

*IP サブコアの blk_mem_gen および fifo_generator を新しいバージョンでアップデート

*core_clk FREQ 範囲を削除

*Zynq UltraScale+ MPSoC、Kintex UltraScale+ および Virtex UltraScale+ のサポートを追加

Video over IP FEC Transmitter (1.0)

*バージョン 1.0 (Rev. 2)

*IP サブコアの blk_mem_gen および fifo_generator を新しいバージョンでアップデート

*core_clk FREQ 範囲を削除

*Zynq UltraScale+ MPSoC、Kintex UltraScale+ および Virtex UltraScale+ のサポートを追加

Virtex-7 FPGA Gen3 Integrated Block for PCI Express (4.1)

*バージョン 4.1

*EXTERNAL PIPE INTERFACE モードでは、新しいファイル file xil_sig2pipe.v がシミュレーション ディレクトリに含められており、phy_sig_gen.v と置き換えられています。BFM/VIP は board.v の xil_sig2pipe インスタンスとインターフェイスさせる必要があります。

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

Viterbi Decoder (9.1)

*バージョン 9.1 (Rev. 4)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

XADC Wizard (3.2)

*バージョン 3.2

* -1L スピード グレード デバイスの VCCINT および VCCBRAM のアラーム制限を修正

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*IP で Verilog サンプル デザイン ファイルのみ配布

XAUI (12.2)

*バージョン 12.2 (Rev. 2)

*最新版の GT UltraScale Wizard v1.6 を使用するようアップデート

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*UltraScale+ デバイスのサポートを追加

*xcku095 デバイス ファミリのサポートを追加

YCrCb to RGB Color-Space Converter (7.1)

*バージョン 7.1 (Rev. 6)

*今後のデバイスのサポートを単純化するため、サポート デバイスとプロダクション ステートを自動的に決定

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

ZYNQ UltraScale+ MPSoc (1.0)

*バージョン 1.0 (Rev. 1)

*I/O パッド レポートを追加

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

ZYNQ7 Processing System (5.5)

*バージョン 5.5 (Rev. 3)

*DDR コントローラーのプリチャージ時間の列に単位 (サイクル) を追加

*PS 内部接続を EMIO_GPIO 信号でアップデート

*PCW 出力コードをアップデート (レジスタ アクセスに対して揮発性キーワードを追加)

*S_AXI_HP3 インターフェイスに対してクロックを訂正

*ps7_ddr_0、ps7_ram_0、および ps7_ddr_ram_1 ペリフェラルに対してパラメーターを追加

*インターフェイス名によって異なるメモリ範囲

*HP/GP または ACP インターフェイスに基づいて使用されるパラメーターのリストは次のとおりです。

*C_HP0_AXI_BASENAME、C_HP0_AXI_HIGHNAME

*C_HP1_AXI_BASENAME、C_HP1_AXI_HIGHNAME

*C_HP2_AXI_BASENAME、C_HP2_AXI_HIGHNAME

*C_HP3_AXI_BASENAME、C_HP3_AXI_HIGHNAME

*C_GP0_AXI_BASENAME、C_GP0_AXI_HIGHNAME

*C_GP1_AXI_BASENAME、C_GP1_AXI_HIGHNAME

*C_ACP_AXI_BASENAME、C_ACP_AXI_HIGHNAME

*[PS - PL Configuration] → [ACP Slave AXI Interface] で AxUSER をオフにする場合の説明をアップデート

*未使用の場合に SDIO CD & WP を EMIO に配線

*PLL をバイパス モードにするために新しいパラメーターの PCW_PLL_BYPASSMODE_ENABLE を導入

*プロセッシング システムに新しい属性の MASTERBUSINTERFACE および SLAVEBUSINTERFACE を追加

*内部スレーブ/マスター メモリ範囲

*SMC タイミング計算を修正

*DRAM RST がまだアサートされている場合の reg_ddrc_pre_cke_x1024 計算を修正

*PS7 ラッパーで SDIO の WSTROBE (NIC301) を修正

ZYNQ7 Processing System BFM (2.0)

*バージョン 2.0 (Rev. 5)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

axi_sg (4.1)

*バージョン 4.1 (Rev. 2)

*コアの HDL から Mark Debug 属性を削除

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

interrupt_controller (3.1)

*バージョン 3.1 (Rev. 2)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

lib_bmg (1.0)

*バージョン 1.0 (Rev. 2)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

lib_cdc (1.0)

*バージョン 1.0 (Rev. 2)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

lib_fifo (1.0)

*バージョン 1.0 (Rev. 3)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

lib_pkg (1.0)

*バージョン 1.0 (Rev. 2)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

lib_srl_fifo (1.0)

*バージョン 1.0 (Rev. 2)

*ロックまたはアップグレードされた IP インスタンスを含むデザインをサポートするため HDL モジュール、ライブラリ、インクルード ファイル名に IP リビジョン番号を追加

*1 つまたは複数のサブコアでリビジョンを変更

AR# 65570
日付 10/22/2015
ステータス アクティブ
種類 リリース ノート
ツール
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