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AR# 65588

AXI Bridge for PCI Express v2.5 (Rev2) (Vivado 2014.4) - 合成後の DCP インプリメンテーションに関するタイミング問題

説明

問題の発生したバージョン : v2.5 (Rev2)

修正されたバージョンとその他の既知の問題 : (Xilinx Answer 54646) を参照

Vivado 2014.4 の AXI Bridge for PCI Express コアのサンプル デザイン (XC7V2000TFLG1925-1 デバイス用) の合成後の DCP をインプリメントすると、タイミング エラーが発生します。

次の手順を実行しました。

1. サンプル デザインの合成後の DCP ファイルを開きました。

2. 次のコマンドを実行しました。

opt_design -directive Explore
place_design -directive Explore
phys_opt_design -directive AggressiveExplore
route_design -directive Explore

place_design で X1Y1 ではなく X0Y11 に MMCM が配置されるために、タイミング エラーが発生します。

DCP ファイルを開かないでデザインをインプリメントすると、タイミング エラーは発生しません。

ソリューション

この問題を回避するには、MMCM に LOC 制約を付けて、PCIe GT_COMMON プリミティブと同じクロック領域に配置されるようにします。

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは行われていません。

改訂履歴

2015/10/08 - 初版

AR# 65588
日付 10/15/2015
ステータス アクティブ
種類 既知の問題
IP
  • AXI PCI Express (PCIe)
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