UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 65751

UltraScale+ PCI Express Integrated Block - リリース ノートおよび既知の問題

説明

このアンサーでは、UltraScale+ PCI Express Integrated Block コアのリリース ノートおよび既知の問題を示します。次の情報が記載されています。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536)ザイリンクス PCI Express ソリューション センター


ザイリンクス フォーラム:

テクニカル サポートは、PCI Express ボードを活用してください。ザイリンクス フォーラムを利用すると、問題解決に役立ちます。

ザイリンクス コミュニティに質問したり、ザイリンクス エキスパートと協力したりして、ソリューションを見つけ出すことができます。

ソリューション

サポートされるデバイスは次の場所から確認できます。

  • Vivado ツールで [IP Catalog] をクリックし、IP を右クリックして [Compatible Families] をクリック
  • 各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。

    バージョン対照表:

    次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

    コアのバージョンVivado のバージョン
    v1.3 (Rev5)2019.1
    v1.3 (Rev4)2018.3
    v1.3 (Rev3)2018.2
    v1.3 (Rev2)
    2018.1
    v1.3 (Rev1)2017.4
    v1.32017.3
    v1.2 (Rev1)2017.2
    v1.22017.1
    v1.1 (Rev3)2016.4
    v1.1 (Rev2)
    2016.3
    v1.1 (Rev1)2016.2
    v1.12016.1
    v1.0 (Rev1)2015.4
    v1.02015.3


    緊急パッチ

    次の表は、UltraScale+ PCI Express Integrated Block コアに対する緊急パッチとそのパッチの対象となる Vivado ツールのバージョンをリストしたものです。

    アンサー レコードコア バージョン (パッチのインストール後)ツール バージョン
    (Xilinx Answer 72060)v1.3 (Rev 72060)2018.3
    (Xilinx Answer 72034)v1.3 (Rev. 72034)2018.3
    (Xilinx Answer 71718)v1.3 (Rev. 71718)2018.2
    (Xilinx Answer 71191)v1.3 (Rev.71191)2018.1
    (Xilinx Answer 70012)v1.3 (Rev.70012)2017.3
    (Xilinx Answer 69405)v1.2 (Rev.69405)2017.2
    (Xilinx Answer 69155)v1.2 (Rev.69155)2017.1
    (Xilinx Answer 68478)v1.1 (Rev.68478)2016.4
    (Xilinx Answer 68310)v1.1 (Rev.68310)2016.3
    (Xilinx Answer 68112)v1.1 (Rev.68112)2016.3
    (Xilinx Answer 68069)v1.1 (Rev.68069)2016.3
    (Xilinx Answer 67712)v1.1 (Rev.67712)2016.2
    (Xilinx Answer 67617)v1.1 (Rev.67617)2016.2
    (Xilinx Answer 67307)v1.1 (Rev.67307)2016.1
    (Xilinx Answer 67144)v1.1 (Rev.67144)2016.1
    (Xilinx Answer 65721)v1.0 (Rev1)
    2015.3


    既知の問題および修正された問題

    次の表に、Vivado 2015.3 でリリースされた UltraScale+ PCI Express Integrated Block コア v1.0 以降の既知の問題を示します。

    注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。

    問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

    アンサー レコードタイトル問題の発生したバージョン修正バージョン
    (Xilinx Answer 72060)MSI-X 内部テーブル アクセスにより Gen3 x16 コンフィギュレーションで終了タイムアウトが発生するv1.3 (Rev1)未修正
    緊急パッチの配布
    (Xilinx Answer 71877)フィールド アップデートのある Tandem PCIe のリコンフィギャラブル ステージ 2 サポートv1.3 (Rev4)未修正
    (Xilinx Answer 72034)xqzu5ev-ffrb900-1M-m デバイスで Gen2 (5.0 GT/s) および 125 MHz AXI クロック周波数を使用できるよう修正v1.3 (Rev4)未修正
    緊急パッチの配布
    (Xilinx Answer 71718)
    XAZU5EV-SFVC784-1Q-q デバイスで x4 Gen3 Root Port IP が生成できないv1.3 (Rev3)v1.3 (Rev4)
    (Xilinx Answer 71191)Refclk が 125MHz および 250MHz の Gen1 デザインでリンクがトレインされないv1.3 (Rev2)
    v1.3 (Rev3)
    (Xilinx Answer 70012)問題の修正および機能の改善を含めた緊急パッチv1.3v1.3 (Rev1)
    (Xilinx Answer 69405)問題の修正および機能の改善を含めた緊急パッチv1.2 (Rev1)v1.3
    (Xilinx Answer 69155)-2L デバイスでの Gen3x16 サポートv1.2v1.3 (Rev1)
    (Xilinx Answer 69063)Virtex UltraScale+ -2LV (0.72v) デバイスでの Gen3x16 コンフィギュレーションのサポートv1.2v1.3 (Rev1)
    (Xilinx Answer 68478)xczu7ev (fbv900 および ffvc1156) デバイスでの x16 サポートv1.1 (Rev2)v1.2 (Rev1)
    (Xilinx Answer 68310)[System Reset Polarity] が [active high] に設定されているとリンク トレーニングがエラーになるv1.1 (Rev2)v1.2 (Rev3)
    (Xilinx Answer 68112)MSI-X ベクター テーブルおよび PBAv1.1 (Rev2)v1.1 (Rev3)
    (Xilinx Answer 68069)CPLL キャリブレーション ブロックの統合および MSI-X コア GUI の問題v1.1 (Rev2)v1.2
    (Xilinx Answer 67712)Failed to generate IP 'pcie4_uscale_plus_0'.Failed to generate 'Any Language Examples' outputs:」というエラー メッセージが表示されるv1.1 (Rev1)v1.1 (Rev2)
    (Xilinx Answer 67617)-1L および -2L デバイスでの X16Gen3 サポートv1.1 (Rev1)v1.3 (Rev1)
    (Xilinx Answer 67307)複数の修正を含む緊急パッチv1.1v1.1 (Rev1)
    (Xilinx Answer 67307)さまざまな修正
    v1.1v1.1 (Rev1)
    (Xilinx Answer 67144)Virtex 9P デバイスの GT クワッドの位置が正しくないv1.1v1.1 (Rev1)


    その他の情報

    (Xilinx Answer 68134)UltraScale および UltraScale+ FPGA Gen3 Integrated Block for PCI Express- 統合デバッグ機能およびユーザー ガイド
    (Xilinx Answer 69453)ホット プラグ サポート
    (Xilinx Answer 71446)Dell 5810 システムに関するリンクアップ問題
    (Xilinx Answer 71732)
    ストラドル オプションが無効になっている場合における Internal Tag Management モードでの pcie_rq_tag_vld1 の動作
    (Xilinx Answer 72043)UltraScale+ PCI Express Integrated Block (Vivado 2018.3) - CQ インターフェイスにメッセージを出力する方法
    (Xilinx Answer 71730)sys_clk 要件を使用したクロック共有
    (Xilinx Answer 71994)
    Zynq UltraScale+ RFSoC Tandem Prom サポート
    (Xilinx Answer 72175)リンク トレーニング問題のデバッグに関する質問
    (Xilinx Answer 72471)
    統合デバッグ機能およびユーザー ガイド


    改訂履歴

    2015/10/22初版
    2016/04/132016.1 リリース用にアップデート
    2016/05/14(Xilinx Answer 67144) を追加
    2016/06/082016.2 リリース用にアップデート
    2016/08/06(Xilinx Answer 67617) を追加
    2016/08/16(Xilinx Answer 67712) を追加
    2016/10/052016.3 リリース用にアップデート
    2016/10/30(Xilinx Answer 68112) を追加
    2017/02/03(Xilinx Answer 68478) を追加
    2017/01/242016.4 リリース用にアップデート
    2017/04/052017.1 リリース用にアップデート
    2017/07/052017.2 リリースでのアップデート
    2017/08/14(Xilinx Answer 69405) を追加
    2017/11/15(Xilinx Answer 70012) を追加
    2018/02/11修正された問題のセクションの修正バージョンを更新
    2018/06/12(Xilinx Answer 71191) を追加
    2018/08/21(Xilinx Answer 71446) を追加
    2018/11/14(Xilinx Answer 71718) を追加
    2019/02/20(Xilinx Answer 72034) を追加
    2019/02/27(Xilinx Answer 71730) を追加
    2019/02/28(Xilinx Answer 71877) を追加
    2019/03/28(Xilinx Answer 72060) を追加

    アンサー レコード リファレンス

    サブアンサー レコード

    関連アンサー レコード

    AR# 65751
    日付 10/18/2019
    ステータス アクティブ
    種類 リリース ノート
    IP
    このページをブックマークに追加