このアンサーでは、UltraScale+ PCI Express Integrated Block コアのリリース ノートおよび既知の問題を示します。次の情報が記載されています。
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バージョン対照表
次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。
| コアのバージョン | Vivado のバージョン |
|---|---|
| v1.3 (Rev7) | 2020.1 |
| v1.3 (Rev6) | 2019.2 |
| v1.3 (Rev5) | 2019.1 |
| v1.3 (Rev4) | 2018.3 |
| v1.3 (Rev3) | 2018.2 |
| v1.3 (Rev2) | 2018.1 |
| v1.3 (Rev1) | 2017.4 |
| v1.3 | 2017.3 |
| v1.2 (Rev1) | 2017.2 |
| v1.2 | 2017.1 |
| v1.1 (Rev3) | 2016.4 |
| v1.1 (Rev2) | 2016.3 |
| v1.1 (Rev1) | 2016.2 |
| v1.1 | 2016.1 |
| v1.0 (Rev1) | 2015.4 |
| v1.0 | 2015.3 |
パッチ
次の表は、UltraScale+ PCI Express Integrated Block コアに対するパッチとそのパッチの対象となる Vivado ツールのバージョンをリストしたものです。
| アンサー レコード | コア バージョン (パッチのインストール後) | ツール バージョン |
|---|---|---|
| (Xilinx Answer 75351) | v1.3 (Rev 75351) | 2020.1 |
| (Xilinx Answer 73417) | v1.3 (Rev 73417) | 2019.2 |
| (Xilinx Answer 73071) | v1.3 (Rev 73071) | 2019.2 |
| (Xilinx Answer 72060) | v1.3 (Rev 72060) | 2018.3 |
| (Xilinx Answer 72034) | v1.3 (Rev. 72034) | 2018.3 |
| (Xilinx Answer 71718) | v1.3 (Rev. 71718) | 2018.2 |
| (Xilinx Answer 71191) | v1.3 (Rev.71191) | 2018.1 |
| (Xilinx Answer 70012) | v1.3 (Rev.70012) | 2017.3 |
| (Xilinx Answer 69405) | v1.2 (Rev.69405) | 2017.2 |
| (Xilinx Answer 69155) | v1.2 (Rev.69155) | 2017.1 |
| (Xilinx Answer 68478) | v1.1 (Rev.68478) | 2016.4 |
| (Xilinx Answer 68310) | v1.1 (Rev.68310) | 2016.3 |
| (Xilinx Answer 68112) | v1.1 (Rev.68112) | 2016.3 |
| (Xilinx Answer 68069) | v1.1 (Rev.68069) | 2016.3 |
| (Xilinx Answer 67712) | v1.1 (Rev.67712) | 2016.2 |
| (Xilinx Answer 67617) | v1.1 (Rev.67617) | 2016.2 |
| (Xilinx Answer 67307) | v1.1 (Rev.67307) | 2016.1 |
| (Xilinx Answer 67144) | v1.1 (Rev.67144) | 2016.1 |
既知の問題および修正された問題
次の表に、Vivado 2015.3 でリリースされた UltraScale+ PCI Express Integrated Block コア v1.0 以降の既知の問題を示します。
注記: [問題の発生したバージョン] 列は、問題が最初に見つかったバージョンを示しています。
問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。
| アンサー | タイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| (Xilinx Answer 75351) | 問題の修正を含めたパッチ:
| v1.3 (Rev7) | 未修正 パッチの配布 |
| (Xilinx Answer 73417) | 問題の修正を含むパッチ:
| v1.3 (Rev6) | v1.3 (Rev7) |
| (Xilinx Answer 73071) | 問題の修正を含めたパッチ:
| v1.3 (Rev6) | v1.3 (Rev7) |
| (Xilinx Answer 72916) | レガシ割り込みの interrupt_disable ビットの設定に PCIe 統合ブロックが正しく応答しない | v1.3 (Rev5) | シリコンの問題 (回避策あり) |
| (Xilinx Answer 72690) | ATS リクエストで受信した完了に対し、PCIe コアでエラー コード 05 が返される | v1.3 (Rev5) | シリコンの問題 (回避策あり) |
| (Xilinx Answer 72718) | MSI-x 内部 - [Table Size] フィールドに IP でサポートされているよりも多い数の割り込みを設定できてしまう | v1.3 (Rev5) | |
| (Xilinx Answer 72060) | MSI-X 内部テーブル アクセスにより Gen3 x16 コンフィギュレーションで終了タイムアウトが発生する | v1.3 (Rev1) | 未修正 パッチの配布 |
| (Xilinx Answer 71877) | フィールド アップデートのある Tandem PCIe のリコンフィギャラブル ステージ 2 サポート | v1.3 (Rev4) | 未修正 |
| (Xilinx Answer 72034) | xqzu5ev-ffrb900-1M-m デバイスで Gen2 (5.0 GT/s) および 125 MHz AXI クロック周波数を使用できるよう修正 | v1.3 (Rev4) | 未修正 パッチの配布 |
| (Xilinx Answer 71718) | XAZU5EV-SFVC784-1Q-q デバイスで x4 Gen3 Root Port IP が生成できない | v1.3 (Rev3) | v1.3 (Rev4) |
| (Xilinx Answer 71191) | Refclk が 125 MHz および 250 MHz の Gen1 デザインでリンクがトレインされない | v1.3 (Rev2) | v1.3 (Rev3) |
| (Xilinx Answer 70012) | 問題の修正および機能の改善を含めたパッチ | v1.3 | v1.3 (Rev1) |
| (Xilinx Answer 69405) | 問題の修正および機能の改善を含めたパッチ | v1.2 (Rev1) | v1.3 |
| (Xilinx Answer 69155) | -2L デバイスでの Gen3x16 サポート | v1.2 | v1.3 (Rev1) |
| (Xilinx Answer 69063) | Virtex UltraScale+ -2LV (0.72v) デバイスでの Gen3x16 コンフィギュレーションのサポート | v1.2 | v1.3 (Rev1) |
| (Xilinx Answer 68478) | xczu7ev (fbv900 および ffvc1156) デバイスでの x16 サポート | v1.1 (Rev2) | v1.2 (Rev1) |
| (Xilinx Answer 68310) | [System Reset Polarity] が [active high] に設定されているとリンク トレーニングがエラーになる | v1.1 (Rev2) | v1.2 (Rev3) |
| (Xilinx Answer 68112) | MSI-X ベクター テーブルおよび PBA | v1.1 (Rev2) | v1.1 (Rev3) |
| (Xilinx Answer 68069) | CPLL キャリブレーション ブロックの統合および MSI-X コア GUI の問題 | v1.1 (Rev2) | v1.2 |
| (Xilinx Answer 67712) | 「Failed to generate IP 'pcie4_uscale_plus_0'.Failed to generate 'Any Language Examples' outputs:」というエラー メッセージが表示される | v1.1 (Rev1) | v1.1 (Rev2) |
| (Xilinx Answer 67617) | -1L および -2L デバイスでの X16Gen3 サポート | v1.1 (Rev1) | v1.3 (Rev1) |
| (Xilinx Answer 67307) | 複数の修正を含むパッチ | v1.1 | v1.1 (Rev1) |
| (Xilinx Answer 67307) | さまざまな修正 | v1.1 | v1.1 (Rev1) |
| (Xilinx Answer 67144) | Virtex 9P デバイスの GT クワッドの位置が正しくない | v1.1 | v1.1 (Rev1) |
その他の情報
| (Xilinx Answer 68134) | UltraScale および UltraScale+ FPGA Gen3 Integrated Block for PCI Express- 統合デバッグ機能およびユーザー ガイド |
| (Xilinx Answer 69453) | ホット プラグ サポート |
| (Xilinx Answer 71446) | Dell 5810 システムに関するリンクアップ問題 |
| (Xilinx Answer 71732) | ストラドル オプションが無効になっている場合における Internal Tag Management モードでの pcie_rq_tag_vld1 の動作 |
| (Xilinx Answer 72043) | UltraScale+ PCI Express Integrated Block (Vivado 2018.3) - CQ インターフェイスにメッセージを出力する方法 |
| (Xilinx Answer 71730) | sys_clk 要件を使用したクロック共有 |
| (Xilinx Answer 71994) | Zynq UltraScale+ RFSoC Tandem Prom サポート |
| (Xilinx Answer 72175) | リンク トレーニング問題のデバッグに関する質問 |
| (Xilinx Answer 72471) | 統合デバッグ機能およびユーザー ガイド |
| (Xilinx Answer 71877) | フィールド アップデートのある Tandem PCIe のリコンフィギャラブル ステージ 2 サポート |
| (Xilinx Answer 76344) | Zynq UltraScale+ RFSoC デバイスでの Tandem PROM サポート |
改訂履歴
| 2015/10/22 | 初版 |
| Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
|---|---|---|---|
| 70012 | DMA/Bridge Subsystem for PCI Express および UltraScale+ PCI Express Integrated Block (Vivado 2017.3) - 問題の修正および機能の改善を含めた緊急パッチ | N/A | N/A |
| AR# 65751 | |
|---|---|
| 日付 | 04/08/2021 |
| ステータス | アクティブ |
| 種類 | リリース ノート |
| IP | |