AR# 65776

UltraScale FPGA Gen3 Integrated Block for PCI Express v4.1 (Vivado 2015.3) - 「ERROR: [DRC 23-20] Rule violation (REQP-1881) Tandem_design_fails_with_flash_programming」というエラー メッセージが表示される

説明

問題の発生したバージョン : 4.1

修正バージョンおよびその他の既知の問題 : (Xilinx Answer 57945)

Vivado 2015.3 で Tandem PCIe デザインのビットストリーム生成を実行すると、次のようなエラー メッセージが表示されます。

ERROR: [DRC 23-20] Rule violation (REQP-1881) Tandem_design_fails_with_flash_programming - The STARTUPE3 cell <cell name>/U0/startup_i has at least one ACTIVE input pin [ DO[3:0], DTS[3:0], FCSBO, FCSBTS, USRCCLKO, USRCCLKTS, USRDONEO, USRDONETS ] and/or output pin [ DI[3:0] ] which is not compatible with use of the Tandem PROM configuration mode. To resolve this issue tie all the listed input pins of the STARTUP primitive to constant values and leave the listed output pins unconnected.

Tandem PCIe のビットストリーム生成を有効にするために、デザインでは次のプロパティが設定されていますが、上記のエラー メッセージが表示されます。

set_property HD.TANDEM_BITSTREAMS SEPARATE [current_design]
set_property HD.OVERRIDE_PERSIST FALSE [current_design]


このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536) ザイリンクス PCI Express ソリューション センター


ソリューション

この DRC は、DRC メッセージに示されているように、Tandem PROM デザインのみを対象としています。

この DRC エラーは、Tandem PCIe デザインには適用されません。

この問題を回避するには、次の制約を使用して DRC を無効にしてください。

set_property IS_ENABLED FALSE [get_drc_checks REQP-1881]


この制約は、Tandem PROM デザインでは無効にしないでください。

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴

2015/10/25 - 初版

AR# 65776
日付 11/10/2015
ステータス アクティブ
種類 既知の問題
IP