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AR# 65831

UltraScale FPGA Gen3 Integrated Block for PCI Express v4.1 (Vivado 2015.3) / AXI Bridge for PCI Express Gen3 v2.0 (Vivado 2015.3) - [Falling Edge Receiver Detect] を選択すると GT DRP ポートがディスエーブルになる

説明

問題の発生したバージョン : 4.1

修正バージョンおよびその他の既知の問題 : (Xilinx Answer 57945)

UltraScale FPGA Gen3 Integrated Block for PCI Express / AXI Bridge for PCI Express Gen3 コア生成 GUI で [Receiver Detect - Falling Edge] オプションを選択すると、GT Wizard では GT DRP ポートがイネーブルになるべきです。

ところが、GT DRP ポートはディスエーブルになります。


_________________________________________________
このアンサーは、PCI Express ソリューション センターの一部です。
(Xilinx Answer 34536) ザイリンクス PCI Express ソリューション センター

ソリューション

この問題は既知の問題であり、今後のリリースで修正される予定です。

Vivado 2015.3 で GT DRP ポートをイネーブルにするには、このアンサーに添付されているパッチをインストールしてください (説明は下を参照)。

2 つのパッチがこのアンサーに添付されています。

UltraScale FPGA Gen3 Integrated Block for PCI Express に対しては、AR65831_Vivado_2015_3_preliminary_Ultrascale_Gen3_rev1.zip をインストールします。

AXI Bridge for PCI Express Gen3 に対しては、両方のパッチをインストールする必要があります。

  • 提供されているパッチは Vivado 2015.3 用です。
  • 添付の ZIP ファイルを任意のディレクトリに解凍します。
  • Vivado 2015.3 を開き、新しいプロジェクトを作成します。
  • IP カタログを開きます。 使用するコアを右クリックし、[IP Settings] を選択します。
  • [Repository Manager] をクリックし、パッチを解凍したディレクトリを指定します。
  • [OK] をクリックします。これでコアを生成できるようになります。
  • コアを既に生成している場合は、コアを右クリックして [Upgrade IP] をクリックします。
  • 別の方法として、MYVIVADO 環境変数でパッチの場所を指定することもできます。

パッチをインストールした後、コアのバージョンは次のようになるはずです。

  • 4.1 (Rev. 65831) - UltraScale FPGA Gen3 Integrated Block for PCI Express の場合
  • 2.0 (Rev. 65831) - AXI Bridge for PCI Express Gen3 の場合

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは行われていません。

改訂履歴

2015/11/05 - 初版

添付ファイル

関連添付ファイル

AR# 65831
日付 11/16/2015
ステータス アクティブ
種類 既知の問題
IP
  • UltraScale FPGA Gen3 Integrated Block for PCI Express (PCIe)
  • AXI PCIe Gen3
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