問題の発生したバージョン : 4.1
修正バージョンおよびその他の既知の問題 : (Xilinx Answer 57945)
UltraScale FPGA Gen3 Integrated Block for PCI Express / AXI Bridge for PCI Express Gen3 コア生成 GUI で [Receiver Detect - Falling Edge] オプションを選択すると、GT Wizard では GT DRP ポートがイネーブルになるべきです。
ところが、GT DRP ポートはディスエーブルになります。
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このアンサーは、PCI Express ソリューション センターの一部です。
(Xilinx Answer 34536) ザイリンクス PCI Express ソリューション センター
この問題は既知の問題であり、今後のリリースで修正される予定です。
Vivado 2015.3 で GT DRP ポートをイネーブルにするには、このアンサーに添付されているパッチをインストールしてください (説明は下を参照)。
2 つのパッチがこのアンサーに添付されています。
UltraScale FPGA Gen3 Integrated Block for PCI Express に対しては、AR65831_Vivado_2015_3_preliminary_Ultrascale_Gen3_rev1.zip をインストールします。
AXI Bridge for PCI Express Gen3 に対しては、両方のパッチをインストールする必要があります。
パッチをインストールした後、コアのバージョンは次のようになるはずです。
注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。
問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは行われていません。
改訂履歴
2015/11/05 - 初版
タイトル | サイズ | ファイルタイプ |
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AR65831_Vivado_2015_3_preliminary_AXI_PCIe_Gen3_rev1.zip | 1 MB | ZIP |
AR65831_Vivado_2015_3_preliminary_Ultrascale_Gen3_rev1.zip | 819 KB | ZIP |
AR# 65831 | |
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日付 | 11/16/2015 |
ステータス | アクティブ |
種類 | 既知の問題 |
IP |