AR# 65946

UltraScale FPGA Gen3 Integrated Block for PCI Express v4.1 (Vivado 2015.3) - user_clk に対する入力ポート クロックについてのクリティカル警告 CDC-1 および CDC-7

説明

問題の発生したバージョン : 4.1

修正バージョンおよびその他の既知の問題 : (Xilinx Answer 57945)

一部の PCIe ブロックおよびクワッド ロケーションのインプリメンテーションを実行中に、UltraScale FPGA Gen3 Integrated Block for PCI Express v4.1 で次のクリティカル警告が発生します。

表をスクロール ダウンしてください。

 

 

 

 

 

 

 

 

 

重要度 ID 説明 深さ 例外 ソース (From) デスティネーション (To) カテゴリ
重要 CDC-1 不明の 1 ビット CDC 回路 0 フォルス パス sys_rst_n pcie3_i/inst/reg_user_lnk_up_reg/D 不明
重要 CDC-7 不明の非同期リセット CDC 回路 0 フォルス パス sys_rst_n pcie3_i/inst/user_reset_int_reg/PRE 不明

 

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このアンサーは、PCI Express ソリューション センターの一部です。
(Xilinx Answer 34536) ザイリンクス PCI Express ソリューション センター

ソリューション

この警告メッセージは無視しても問題ありません。コアの今後のリリースで修正される予定です。

注記 : 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは行われていません。

改訂履歴

2015/11/11 - 初版

AR# 65946
日付 01/08/2016
ステータス アクティブ
種類 既知の問題
IP