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AR# 66100

High Speed SelectIO Wizard - バンクの順序がユーザー ガイドに記載されている実際のバンク インプリメンテーションと逆の順序になっている

説明

問題の発生したバージョン: 2015.3

High Speed I/O Wizard のピン選択がインターフェイス上部のバイト 0、ピン 0 から開始します。

これは、FPGA に I/O が配置される順序と異なるため、ビットスライスの配置で混乱が発生する可能性があります。

注記: (Xilinx Answer 64216) でその他の既知の問題を確認して、どのバージョンの Vivado / High Speed SelectIO Wizard でこれらの問題が修正されているかを確認してください。

ソリューション

この問題は、2016.1 リリースに含まれているバージョン 3.0 の High Speed SelectIO Wizard で修正されています。

以前のバージョンでは、高速インターフェイスと関連付けられている RXTX_BITSLICE および BITSLICE_CONTROL などの SelectIO ロジックは配置に基づくため、この順序が原因で混乱が発生する可能性があります。

FPGA 内は、(UG571) に示すようにブロックがデバイス下部から順序付けがされているのに対し、High Speed SelectIO Wizard のインターフェイスでは、ピン選択インターフェイスでバイト グループ 0 で関連付けられている下位および上位のニブルから順序付けが開始します。

また、下位のニブルに 6 個のビットスライスが含まれるのに対して、上位のニブルには 7 個含まれており、上位ニブルのビットスライス 6 はシングルエンドのみであることに注意してください。

ストロボが必要な場合、ストロボが各バイトの pin0 および pin6 で使用できるようになるため、注意が必要になります。


次の図に、バイト グループ 0 でのユーザー ガイドと HSSIO Wizard の違いを示します。







アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
64216 High Speed SelectIO Wizard - 既知の問題リスト N/A N/A
AR# 66100
日付 11/09/2016
ステータス アクティブ
種類 一般
デバイス
  • Kintex UltraScale
  • Virtex UltraScale
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