AR# 66142

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High Speed SelectIO Wizard - RX - 複数のチャネルがアライメントされるインターフェイスで FIFO_RD_EN が正しく設定されない

説明

問題の発生したバージョン : 2015.3

受信または双方向インターフェイスに対して High Speed SelectIO Wizard を使用する場合、ビット スライス出力データがすべてアライメントされるように、ビット スライス FIFO も有効にする必要があります。

High Speed SelectIO Wizard では、各ビット スライスが独立していると想定されて FIFO_RD_EN が個別に処理されますが、このため各ビット スライスが別々に読み出され、インターフェイスがアライメントされません。

注記 : このアンサーのみを参照せず、(Xilinx Answer 64216) でその他の既知の問題を確認し、どのバージョンの Vivado / High Speed SelectIO Wizard でこれらの問題が修正されているかを確認してください。

ソリューション

この問題を回避するには、次の 2 つの変更が必要です。

1. インターフェイス全体に対して 1 つの FIFO_RD_EN を作成し、すべての FIFO が同じエッジで読み出されるようにします。

コアはそのまま使用し、下に示す FIFO_RD_EN ロジックをコアの外部に追加します。


その後、ソース同期インターフェイスへの CLKIN から最も遠くにある FIFO_EMPTY を使用して、インターフェイスのすべての FIFO_RD_EN を駆動します。

下の図では、ビット スライス 51 がクロックから最も遠いので、その FIFO_EMPTY で FIFO_RD_EN を駆動します。

2. 次の場所に rx_bs.v ファイルがあります。

<path_of_the_core_in_the_design>\asbd.srcs\sources_1\ip\high_speed_selectio_wiz_0\hdl\

このファイルで、fifo_empty ポートが一貫して出力ポートとして宣言されていません。

(bs[51:1])

   output                                           rx_bs0_fifo_empty_out,          

   output                                           rx_bs1_fifo_empty_out,          

   output                                           rx_bs51_fifo_empty_out,

必要に応じて編集した IP をパッケージして再利用することも可能です。詳細は、『Vivado Design Suite ユーザー ガイド : カスタム IP の作成およびパッケージ』 (UG1118) を参照してください。

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=2015.3;d=ug1118-vivado-creating-packaging-custom-ip.pdf
         

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
64216 High Speed SelectIO Wizard - 既知の問題リスト N/A N/A
AR# 66142
日付 02/16/2016
ステータス アクティブ
種類 一般
デバイス
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