AR# 66220

Zynq UltraScale+ MPSoC Processing System IP - PS+PL デザインでリセット信号を使用する方法

説明

PS + PL デザインを使用している間は、PS から PL をリセットする専用リセット信号がありません。このアンサーではこの問題の回避策を説明します。

ソリューション

GPIO の任意のピンをソフトウェア トグルと合わせてリセット ピンとして使用します。または、ファブリック PLL ロック信号をリセットとして使用します。

また、xsdb をデバッガーとして使用している間は、次のコマンド セットを使用して、GPIO をトグルし、リセットをアサートまたはディアサートしてください。


  1. dow .<fsbl path>/fsbl.elf
  2. stop
  3. mwr 0xFF0A0018 0xFFFF0000    # Maskable Output Data (GPIO Bank3, EMIO, Lower 16bits)
  4. mwr 0xFF0A02C4 0xFFFFFFFF  # Direction mode (GPIO Bank3, EMIO)
  5. mwr 0xFF0A02C8 0xFFFFFFFF  # Output enable (GPIO Bank3, EMIO)
  6. mwr 0xFF0A004C 0x00000001   # Output Data (GPIO Bank3, EMIO)  # writing 1 to EMIO GPIO 0                               
  7. 1000 の後
    #Assert reset (active low)
  8. mwr 0xFF0A004C 0x00000000   # Output Data (GPIO Bank3, EMIO)  # writing 0 to EMIO GPIO 0     
  9. 1000 の後
    #De-assert reset (active high)
  10. mwr 0xFF0A004C 0x00000001   # Output Data (GPIO Bank3, EMIO)  # writing 1 to EMIO GPIO 0     
  11. PS-PL アプリケーションの ELF ファイルをダウンロードします。

この問題は、2016.1 リリースで修正される予定です。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
66183 Zynq UltraScale+ MPSoC Processing System IP - リリース ノートおよび既知の問題 N/A N/A
AR# 66220
日付 12/29/2015
ステータス アクティブ
種類 一般
デバイス
ツール
IP