AR# 66224

Zynq UltraScale+ MPSoC Processing System IP - プロジェクトを VHDL に設定すると Zynq UltraScale+ MPSoC ラッパーの作成中に構文エラーが表示される (PS のみのデザイン)

説明

Zynq UltraScale+ を使用するデザインでターゲット言語を VHDL に設定すると、

ラッパーの作成中に「there are no ports in the wrapper entity」という構文エラーが表示されます。

ソリューション

これを回避するには、Vivado でシミュレーション言語を常に Verilog に設定してください。

 



verilog.PNG

 

この問題は、2016.1 リリースで修正される予定です。(サイクルの早期段階でエラーを検出できるようメッセージおよびレポートを向上予定)

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
66183 Zynq UltraScale+ MPSoC Processing System IP - リリース ノートおよび既知の問題 N/A N/A
AR# 66224
日付 12/29/2015
ステータス アクティブ
種類 一般
デバイス
ツール
IP