AR# 66227

Zynq UltraScale+ MPSoC Processing System IP - スレーブ インターフェイスでの分割クロックの使用

説明

接続自動化機能を使用しているときに[Use separate clock for RD/WR] を IP インテグレーターで使用すると、正しく機能しないことがあります。

単一のインターフェイスで 2 つのクロックをサポートするザイリンクスの IP はありません。ザイリンクスのインターコネクトでもサポートされていません。ただし、PS アーキテクチャおよび AMBA の仕様にはこれに関する規定があります。 

マイナス点は、接続自動化機能によって AXI インターフェイスが通常の AXI インターフェイスとして接続され、2 つのクロックのうちの 1 つが接続されてしまうことです。このため、初心者のユーザーによって不正なシステムが生成されることがあります。

ソリューション

PCW で [Use Separate Clock For RD/WR] ディスエーブルにすると、この問題を回避できます。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
66183 Zynq UltraScale+ MPSoC Processing System IP - リリース ノートおよび既知の問題 N/A N/A
AR# 66227
日付 12/29/2015
ステータス アクティブ
種類 既知の問題
デバイス
ツール
IP