AR# 66244

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UltraScale - ソース同期インターフェイス - RX - RX VTC_RDY がアサートされるまで RX CLK を停止させる必要がある

説明

すべての RX ビットスライスがアラインされるように、RX VTC_RDY 信号がアサートされるまで RX CLK を停止させておく必要があります。この後、RXCLK を開始できますが、クリーンに開始させる必要があります。

RX RST 中に RX CLK がトグルしている場合、または RX RST の後に開始するときに RX CLK がクリーンでない場合、ビット スリッピングおよびチャネル/ワード アライメントがインターフェイス全体で行われるようにするため、そのアライメントが RX 側に必要になります。

注記: このアンサーのみを参照しないでください。

(Xilinx Answer 64216) でその他の既知の問題を確認して、どのバージョンの Vivado/High Speed SelectIO Wizard でこれらの問題が修正されているかを確認してください。

ソリューション

RXインターフェイスには、EDGE/CENTRE DDR および EDGE/CENTRE ストローブ/クロックという 2 つのクロッキング設定のオプションがあります。

EDGE または CENTRE DDR を選択する場合は、RXPLL のクロックは RX ストローブ/クロックから供給されます。



この設定だと、RX RST が完了するには、受信/キャプチャ CLK がアクティブになる必要があり、インターフェイスをビットスリットさせ、チャネルアラインさせる必要があります。

詳細は、XAPP1208 を参照してください。

https://japan.xilinx.com/support/documentation/application_notes/xapp1208-bitslip-logic.pdf


同様に、ASYNC を選択する場合は、同じクロックが RX PLL および RX ストローブ/クロックに使用され (接続方法は違う)、RX PLL を停止できなくなります。

このため、インターフェイスをビットスリップさせチャネルアラインさせる必要があります。


EDGE または CENTRE ストロープ/クロックを選択する場合は、RX PLL は RX 側の受信/キャプチャ クロック以外のクロック供給を受けます。


この設定で、RX 側がリセットから戻るときにストローブ/クロックを停止でき (VTC_RDY をアサートする)、RX ストローブ/クロックが安定し始めると、ビットスリップまたはチャネル アライメントは必要なくなります。

注記: VARIABLE または VAR_LOAD モードを使用している場合は、High Speed SelectIO Wizard の RX_CLK は RX 遅延ラインのアップデートのみに使用されるので、 line, it is not the Receive/Capture CLK.

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
64216 High Speed SelectIO Wizard - 既知の問題リスト N/A N/A
AR# 66244
日付 11/03/2017
ステータス アクティブ
種類 一般
デバイス
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