AR# 66497

UltraScale FPGA Gen3 Integrated Block for PCI Express - ModelSim/QuestaSim がすべて Cfg 要求に対して UR で応答する

説明

Gen3 コア (PCIE_3_0) を QuestaSim または ModelSim でシミュレーションすると、すべてのタイプ 0 コンフィギュレーション要求に対して UR 完了ステータスが受信されます。   


このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536) ザイリンクス PCI Express ソリューション センター

ソリューション

vsim コマンド オプションのライブラリ呼び出しの順序を確認します。

誤:

-L simprims_ver -L unisims_ver -L unimacro_ver -L secureip

正:

-L unisims_ver -L unimacro_ver -L secureip -L simprims_ver 

 

改訂履歴

2018/04/27 - 初版

AR# 66497
日付 04/27/2018
ステータス アクティブ
種類 一般
IP 詳細 概略