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AR# 66565

LogiCORE DisplayPort v6.1 (Rev. 1) - UltraScale デバイスの RX IP で lnk_fwdclk_p/n 入力基準クロックがグランドに接続される理由

説明

UltraScale デバイスには DisplayPort RX IP 用に 2 つのクロック ソースが必要です。最初のクロック lnk_fwdclk_p は 2.7 と 5.4 のライン レート用で、これは DP159 リタイマーからの転送クロックとして発生します。

1.62MHz ライン レートに対応する DP159 からの転送クロックの周波数は UltraScale デバイスの CPLL の影響を受けるため、270MHz の入力クロックを別に供給する必要があります。

このため、DP コアで接続される Display Port IP 用に次の 2 つの基準クロックがあります。
  • MGTREFCLK0 - lnk_clk_p/n - 270MHz の外部固定クロック
  • MGTREFCLK1 - lnk_fwdclk_p/n - DP159 からの転送クロック
 

UltraScale デバイスについて DisplayPort RX コアを生成して MGTREFCLK1 への lnk_fwd_clk の接続をトレースしてみると、このクロックはグランドへ接続されています。 

この問題の原因と解決方法を教えてください。

ソリューション

これは、Vivado 2015.4 DisplayPort v6.1 (Rev. 1) の GUI での既知の問題です。

この問題は Vivado 2016.1 で修正されています。

Vivado 2015.4 での DisplayPort v6.1 (Rev. 1) のパッチについては、(Xilinx Answer 66301) を参照してください。

 

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54522 LogiCORE IP DisplayPort - Vivado 2013.1 およびそれ以降のバージョンのリリース ノートおよび既知の問題 N/A N/A
66301 LogiCORE DisplayPort v6.1 (Rev. 1) - パッチ アップデート N/A N/A
AR# 66565
日付 04/01/2016
ステータス アーカイブ
種類 一般
デバイス
ツール
IP
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