UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 66823

Vivado - 配線できない接続に関する問題の解決方法

説明

このアンサーでは、配線エラーについて理解し、Vivado デザインにおける配線問題を解決する方法を説明します。

ソリューション

レポート

配線エラーに対して、route_design ログに次のようなエラー メッセージが記述されます。

ERROR: [Route 35-7] Design has 4 unroutable pins, potentially caused by placement issues.

ERROR: [Route 35-1] Design is not completely routed. There are 32 nets that are not completely routed.

一部のインスタンスでは次に示すメッセージも表示されます。これは、配線できない接続が存在することを示しています。
「does not reach interconnect fabric」というメッセージは、言い換えると、専用接続が誤って使用されていることを指摘しています。
たとえば、接続される 2 つのピンが特定の接続を目的としていない場合に専用接続を備えたピンをほかのピンへ接続することは制限されます。

配線できないタイプ 1 : サイト ピンはインターコネクト ファブリックに到達しない

Type 1 : HPIOB.OUTB_B->HPIOB.OP
-----Num Open nets: 1
-----Representative Net: Net[19474] u_ddr4_mem_intfc/u_mig_ddr4_phy/inst/u_ddr_iob/genByte[1].u_ddr_iob_byte/genBuf[6].IO_BUFDS/OBUFTDS/I_B
-----IOB_X0Y19/OUTB_B -> IOB_X0Y20/OP
-----Driver Term: u_ddr4_mem_intfc/u_mig_ddr4_phy/inst/u_ddr_iob/genByte[1].u_ddr_iob_byte/genBuf[6].IO_BUFDS/OBUFTDS/INV/O Load Term [53197]: u_ddr4_mem_intfc/u_mig_ddr4_phy/inst/u_ddr_iob/genByte[1].u_ddr_iob_byte/genBuf[6].IO_BUFDS/OBUFTDS/N/I
Driver Pin does not reach Interconnect fabric within 5 hops.
Pins Reached within 5 hops from Driver

問題の絞り込み

正確で望ましい接続を確認する最良の方法は、使用するプリミティブについて説明している特定ユーザー ガイドを参照することです。たとえば、SelectIO リソース ガイドには I/O プリミティブ ピンの適切な接続に関する情報が、トランシーバー ガイドには特定の GT ピンに関する情報が記載されています。特定のピンについて現在の接続がユーザー ガイドに記載の内容と異なる場合は論理接続を変更しなければならないことがあり、配線できない旨を示すメッセージが表示されます。

一部の配線エラーは、特定の配線リソースが競合することによるもので、配線密集に関連する場合があります。このような競合 (または密集) を確認する 1 つの方法として、report_route_status 内にリストされるネットを配線されていないものとして捉え、これを配線されていないデザインの残りの部分に個別に配線します。配線された場合、同じ配線リソースの競合を意味します。密集に特有の配線問題については、(Xilinx Answer 66314) を参照して密集の解決方法を入手してください。密集は、[Route 35-448] メッセージなどの密集に関する情報を含む route_design メッセージで把握できます。

特定ネットの配線問題をより理解するには、そのネットの ROUTE_STATUS プロパティを検証するのが有効です。(Xilinx Answer 56424) で、ROUTE_STATUS プロパティの各値を説明しています。



制約に関連する問題 - 制約は、Pin-to-Pin 接続ができないようにインスタンスを強制できるため、配線の競合の原因となることがあります。

競合する制約 - (Xilinx Answer 65502) で、IOB = TRUE および OBUFT サイトを駆動する FF の C = OLOGIC_XxYy を使用する場合の競合する制約について説明しています。

この場合、上記のような競合が確認されることがあるため、配線エラーを伴う Pin-to-Pin 接続の両方のインスタンスを調べることが重要です。



リソースの競合 - 配線の競合は、配線エラーの一般的な原因の 1 つです。これは、同じ物理配線リソースを使用しなければならない論理ネットが 2 つまたはそれ以上存在する場合に発生します。

固定されていない IODELAY の競合 - (Xilinx Answer 62127) で、リソースの競合について説明しています。この場合、ファブリックとの間で配線リソースを必要とする IODELAY セルが、ほかのロジックがこれらの配線リソースを使用する場所に配置されています。

この解決策として、同じ配線リソースを必要とするロジックを異なる I/O タイルに分割することにより、競合を解消します。



専用の接続 - 配線エラーが発生する一般的な理由として、ピンの 1 つが I/O や GT などへ接続可能なピン タイプに限定される、論理 Pin-to-Pin 接続が存在することが挙げられます。配線可能なパスがないピンへの接続は、配線エラーの原因となります。

専用の GT 接続 - 配線エラーの原因となる GT コンフィギュレーションにより次のメッセージが表示されます。Pin-to-Pin 接続ができず、この場合の論理デザインは変更する必要があります。

[Route 35-7] Design has 4 unroutable pins, potentially caused by placement issues.

UltraScale デバイスでは、GT COMMON 出力 QPLL0OUTCLK が BUFG_GT を駆動するような接続を意図していました。

トランシーバーおよびほかの I/O サイトなどの専用接続に関連するコネクティビティを検証するため、Pin-to-Pin パスをトレースできます。 

これは、可能な接続の数がもとで、ファブリック/SLICE 接続での使用は推奨されていません。次の図に、このプロセスを示します。

  • ピンの 1 つを「Start Pin」として選択します (最小限のコネクティビティしか備えていないピンから始める)。
select_objects [get_bel_pins GTHE3_COMMON_X0Y3/GTHE3_COMMON/QPLL0OUTCLK]
  • このピンを拡大表示します (F9)。選択した配線リソースで、接続されたワイヤ/ノードを選択します。再度 (F9) を使用してノード全体が表示されるようにし、次の接続ポイントで拡大表示します。
  • 円形の Pip 接続が見つかるまで配線ノードをたどっていきます。そのポイントから、プロパティ ウィンドウの [Pips] タブを開くと可能な接続が表示されます。これらのいずれかを選択すると、次のノードが選択されます。
  • 「Final Pin」までたどって続けます。この場合の利用可能なエンドポイントは、異なる GTHE3_CHANNEL サイト上の 4 つの異なる QPLL0CLK ピンです。つまり、BUFG_GT への接続は不可であることを意味しています。




AR# 66823
日付 08/19/2016
ステータス アクティブ
種類 一般
ツール
このページをブックマークに追加