AR# 66963

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Aurora 8B10B v11.0 Rev2 以降のデザイン アドバイザリ - Artix-7 GTP - Verilog IP で channel_up が周期的にトグルする

説明

Aurora 8B10B v11.0 Rev2 以降の IP を Artix-7 GTP 用に生成すると、channel_up が周期的にトグルし、channel_up のアサートが安定しません。

この問題は、Aurora 8B10B IP を Verilog で生成する場合にすべての設定で発生します。 

IP を VHDL で生成する場合はこの問題は発生しません。このアンサーでは、この問題の解決方法を示します。

ソリューション

根本的な原因 :

RXRESETDONE ポートへのフロート接続のため、rx_startup_fsm が WAIT_RESET_DONE ステートにとどまってしまいます。 

これにより、タイムアウトのため周期的にリセットが開始します。このエラーは、シミュレーションを長時間実行した場合、およびハードウェア上で発生します。

<core_name>_transceiver_wrapper.v ファイルで、<core_name>_rx_startup_fsm モジュール インスタンスの RXRESETDONE ポートは rxfsm_rxresetdone_r1 により駆動されています。 

この信号にはドライバーがありません。次のコード抜粋に、<core_name>_rx_startup_fsm モジュール インスタンスの RXRESETDONE ポートの接続を示します。

 

解決策 :

この問題を解決するには、<core_name>_wrapper.v ファイルの <core_name>_rx_startup_fsm モジュール インスタンスを次のように変更します。 

必要な変更は、次のコード抜粋を参照してください。

変更前 :

.RXRESETDONE                    (rxfsm_rxresetdone_r1),

変更後 :

.RXRESETDONE                    (rxfsm_rxresetdone_r),

影響 :

Artix-7 をターゲットとする Aurora 8B10B ベースのデザインで次の条件が満たされる場合は、変更が必要です。

  1. Aurora 8B10B IP が Vivado 2015.3 以降で生成されている
  2. Aurora 8B10B IP が Verilog で生成されている

Vivado 2015.2 以前で生成されている Aurora 8B10B IP を含むプロダクション デザインには、影響はありません。この問題は、Vivado 2016.2 で修正される予定です。

改訂履歴

2016/05/02 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
51553 LogiCORE IP Aurora 8B10B および Aurora 64B66B のデザイン アドバイザリ マスター アンサー レコード N/A N/A
AR# 66963
日付 05/05/2016
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
ツール 詳細 概略
IP
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