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AR# 66988

UltraScale Architecture PHY for PCI Express - リリース ノートおよび既知の問題

説明

このアンサーでは、UltraScale Architecture PHY for PCI Express コアのリリース ノートおよび既知の問題を示します。次の情報が記載されています。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536)ザイリンクス PCI Express ソリューション センター

ソリューション

サポートされるデバイスは、次の 3 つの場所から確認できます。

  • Vivado ツールで [IP Catalog] をクリックし、IP を右クリックして [Compatible Families] をクリック
  • 各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。

バージョン対照表

次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

コアのバージョンVivado のバージョン
v1.0 (Rev10)2018.3
v1.0 (Rev9)2018.2
v1.0 (Rev8)2018.1
v1.0 (Rev7)2017.4
v1.0 (Rev6)2017.3
v1.0 (Rev5)2017.2
v1.0 (Rev4)2017.1
v1.0 (Rev3)2016.4
v1.0 (Rev2)2016.3
v1.0 (Rev1)2016.2
v1.02016.1


緊急パッチ

次の表は、UltraScale+ PCI Express Integrated Block コアに対する緊急パッチとそのパッチの対象となる Vivado ツールのバージョンをリストしたものです。

アンサーコア バージョン (パッチのインストール後)ツール バージョン
(Xilinx Answer 71191)v1.0 (Rev.71191)2018.1

既知の問題および修正された問題

次の表に、Vivado 2016.1 でリリースされた UltraScale Architecture PHY for PCI Express コア v1.0 以降の既知の問題を示します。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

アンサータイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 71191)Refclk が 125 MHz および 250 MHz の Gen1 デザインでリンクがトレインされない
v1.0 (Rev8)
v1.0 (Rev8)

その他の情報

  • なし

ザイリンクス フォーラム:

PCI Express ボードからテクニカル サポートを得てください。 ザイリンクス フォーラムはテクニカル サポートの主要リソースです。

ザイリンクス コミュニティ全体がここに集まっていて、質問したり、必要なソリューションを得るためにザイリンクス エキスパートと共同作業したりできるようになっています。

改訂履歴

2016/04/13初版
2016/08/062016.2 リリース用にアップデート
2016/10/052016.3 リリース用にアップデート
2017/01/242016.4 リリース用にアップデート
2017/04/052017.1 リリース用にアップデート
2018/06/12(Xilinx Answer 71191) を追加
AR# 66988
日付 02/11/2019
ステータス アクティブ
種類 リリース ノート
IP
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