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AR# 67111

UltraScale Integrated Block for PCI Express、Virtex-7 Gen3 Integrated Block for PCI Express、および DMA Subsystem for PCI Express (Vivado 2016.1) - レガシー インターラプト モードおよび MSIX Table Offset パラーメーターの問題

説明

問題の発生したバージョン: 2.0

修正バージョンおよび既知の問題: (Xilinx Answer 65443)

Vivado 2016.1 で Virtex-7 Gen3 Integrated Block for PCI Express、UltraScale Integrated Block for PCI Express、および DMA Subsystem for PCI Express コアに次の問題が発生しています。


  1. 各ユーザー割り込みに対してコアからの 2 つの ACK が存在するはずです。1 つはアサート用で、もう 1 つはディアサート用です。ディアサート用の 2 つ目の ACK がありません。
  2. コアの MSIX Table Offset パラメーターが誤って 3 ビット シフトされています。

PF0、PF1、VF0-VF5 の MSIX_CAP_TABLE_OFFSET および MSIX_CAP_PBA_OFFSET パラメーターの値が 3 ビット左シフトするコアでの問題を修正するロジックがパッチに含まれています。 

コアでは、値が 3 ビット分右にシフトされるため、ハードウェアにインプリメントされる値はコア コンフィギュレーション中にプログラムされた値と同じになります。


このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536)ザイリンクス PCI Express ソリューション センター

ソリューション

[注記: Virtex-7 FPGA Gen3 Integrated Block for PCI Express および UltraScale Gen3 Integrated Block for PCI Express コアをスタンドアロンで使用する場合、それぞれのパッチをインストールする必要があります。]


この問題は既知の問題であり、今後のリリースで修正される予定です。この問題を解決するには、このアンサーに添付されているパッチをインストールしてください (説明は次を参照)。

  • 添付のパッチは、Vivado 2016.1 でリリースされた DMA Subsystem for PCI Express、Virtex-7 FPGA Gen3 Integrated Block for PCI Express、および UltraScale Gen3 Integrated Block for PCI Express コア用 です。
  • DMA Subsystem for PCI Express 用のパッチは、Virtex-7 FPGA および UltraScale デバイスの両方に対してインストールする必要があります。選択したデバイスに基づいて別のパッチをインストールする必要があります。

  • 添付の ZIP ファイルをユーザー指定のディレクトリに解凍します。
  • Vivado 2016.1 を開き、新しいプロジェクトを作成します。
  • IP カタログを開きます。 使用するコアを右クリックし、[IP Settings] を選択します。
  • [Add Repositories] をクリックし、パッチを解凍したディレクトリを指定します。
  • [OK] をクリックします。これでコアを生成できるようになります。
  • コアを既に生成している場合は、コアを右クリックして [Upgrade IP] をクリックします。
  • 別の方法として、MYVIVADO 環境変数でパッチの場所を指定することもできます。

注記: 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではその検証は実行されていません。

改訂履歴

2016/06/06 - 初版

 

添付ファイル

関連添付ファイル

AR# 67111
日付 08/18/2017
ステータス アクティブ
種類 既知の問題
IP
  • DMA for PCI Express (PCIe) Subsystem
  • UltraScale FPGA Gen3 Integrated Block for PCI Express (PCIe)
  • Virtex-7 FPGA Gen3 Integrated Block for PCI Express (PCIe)
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