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AR# 67164

UltraScale+ Memory IP - 密集度が高いためにタイミングが満たされない

説明

問題の発生したバージョン: DDR4 v2.0、DDR3 v1.2、RLDRAM3 v1.2

修正バージョン: (Xilinx Answer 58435) を参照

HP I/O に隣接する HD バンクに配置された UltraScale+ DDR4、DDR3、および RLDRAM3 IP インターフェイスでは、配線に影響を与える高密集度のためにタイミングが満たされないことがあります。

高密集度とは 5 以上の場合のことを指し、Vivado では次のような情報メッセージが表示されます。

INFO: [Route 35-448] Estimated routing congestion is level 6 (64x64). Congestion levels of 5 and greater can reduce routability and impact timing closure.

タイミングが満たされない可能性が高くなる条件は、次のとおりです。

  • ターゲットとする Kintex+ デバイス - xcku9p-ffve900、xcku13p-ffve900
  • ターゲットとする Zynq+ デバイス - xczu9eg-ffvb1156
  • DDR4、DDR3、および RLDRAM3 IP (QDRII+ および QDRIV IP は影響を受けない)
  • HP I/O に隣接する HD バンクに配置
  • 64 ビットおよび 72 ビット幅のインターフェイス

 

ソリューション

タイミングが満たされるようにするための推奨事項は、次のとおりです。

  1. 可能であれば、HP I/O に隣接しているクロック領域を共有しない別のバンクにインターフェイス I/O を移動します。
  2. 2 つの水平方向のクロック領域に広がるメモリ IP に対してユーザー Pblock 制約を手動で作成および設定します。

改訂履歴

2016/05/05 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
58435 UltraScale/UltraScale+ Memory IP - Master Release Notes and Known Issues N/A N/A
AR# 67164
日付 12/21/2017
ステータス アクティブ
種類 既知の問題
デバイス
ツール
IP
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