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AR# 6717

CPLD 9500XL/XV/XPLA3 - 3.3V または 2.5V デバイス (オープン ドレイン) から 5 V を駆動する方法

説明

キーワード : 9500XL, 9500XV, CPLD, CoolRunner, 3.3, 5, output, pull-up, pull up, collector, 出力, プルアップ, プルダウン, 駆動

デザインによっては CPLD (9500XL または CoolRunner XPLA3) コア電圧 3.3V が必要とされ、0V から 5V の出力をすべて駆動可能にする必要があります。その方法を教えてください。この問題を解決するにはどうしたらよいでしょうか。

このソリューションは、CoolRunner-II デバイスには適用しません。CoolRunner-II を 5V にインターフェイスさせる方法については (Xilinx XAPP429): 『5V Tolerance Techniques for CoolRunner-II Devices』を参照してください。

ソリューション

1

基本的には、0 を駆動するかハイ インピーダンスになるように I/O 構造を設定します。このとき外部プルアップ抵抗 (.5K から 1K) を 5V に接続します。

メモ : 各ファンクション ブロックには 5 つのトライステート イネーブルがあります。5V を駆動できる出力数はこれで制限されます。

このようにするには、出力信号を OBUFT のイネーブルに接続します。OBUFT のロジック入力はグランド接続されています。信号が Low の場合、出力はグランドされます。

信号が High のとき出力はトライステートになり、外部プルアップは出力を 5V に引き上げます。

図 1 - オープン ドレイン/コレクタの回路図
図 1 - オープン ドレイン/コレクタの回路図

2

次に示すのは、ソリューション 1 から発展した方法です。フィードバック ループを使用すると、トライステートになって外部プルアップ抵抗が使用されるまでの短時間、出力で最高 3.3V (または 2.5V) まで駆動できます。この方法には、ソリューション 1 に比べて、0V から 3.3V (または 2.5V) に上昇する時間が早くなるという利点があります。

図 2 - オープン ドレイン/コレクタの回路図 (高速立上り)
図2 - オープン ドレイン/コレクタの回路図 (高速立上り)


VHDL の例 : :

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity top is
Port ( data : in std_logic; data_to_pin : inout std_logic);
end top;

architecture Behavioral of top is
begin
data_to_pin<= data when ((data and data_to_pin) ='0') else 'Z';
end Behavioral;

Code for Verilog:

module top(data, data_to_pin );
input data;
inout data_to_pin ;

assign data_to_pin = ((data & data_to_pin) == 0)? data : 1'bz;

endmodule
AR# 6717
日付 12/19/2007
ステータス アクティブ
種類 一般