AR# 67224

UltraScale/UltraScale+ Memory IP - CLOCK_DEDICATED_ROUTE BACKBONE 制約を MMCM の CLKIN1 ピンに適用する必要あり

説明

問題の発生したバージョン: DDR4 v2.0、DDR v1.2、RLDRAM v1.2、QDRII+ v1.2、QDRIV v1.0

修正バージョン: (Xilinx Answer 58435) を参照

PG150 では、CLOCK_DEDICATED_ROUTE 制約に次の XDC 構文を使用する旨が記載されています。

set_property CLOCK_DEDICATED_ROUTE BACKBONE [get_nets net_name]

しかし、この構文を使用すると次のエラー メッセージが表示されます。

ERROR: [Place 30-675] Sub-optimal placement for a global clock-capable IO pin and BUFG pair. If this sub optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint in the .xdc file to demote this message to a WARNING. However, the use of this override is highly discouraged. These examples can be used directly in the .xdc file to override this clock rule.
< set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets ddr3_refclk_i] >

ソリューション

CLOCK_DEDICATED_ROUTE BACKBONE 制約は、BUFGCE が駆動している MMCM の入力ピンに適用されない限り、Vivado で正しく動作しません。

こうした理由から、次の構文例を使用する必要があります。

[get_pins -hier -filter {NAME =~ */u_ddr3_infrastructure/gen_mmcme3.u_mmcme_adv_inst/CLKIN1}]

CLOCK_DEDICATED_ROUTE BACKBONE 構文は、PG150 の今後のリリースでアップデートされる予定です。

改訂履歴

2016/05/13 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
58435 MIG UltraScale - IP Release Notes and Known Issues for Vivado 2014.1 and newer tool versions N/A N/A
AR# 67224
日付 01/17/2018
ステータス アクティブ
種類 既知の問題
デバイス 詳細 概略
ツール
IP