高速モードでの受信時に rxvalidhs の動作が変更される理由を教えてください。
2015 年 11 月 18 日付発行の『MIPI D-PHY v1.0 LogiCORE IP 製品ガイド』には次のような記載があります。
「rxvalidhs can go Low during high-speed reception due to FIFO latency in D-PHY RX」 (D-PHY RX での FIFO のレイテンシが原因で、高速モードでの受信時に rxvalidhs が Low になることがある)
一方で、2016 年 4 月 6 日付発行の『MIPI D-PHY v2.0 LogiCORE IP 製品ガイド』 (PG202) には、高速受信時では rxvalidhs が常に High になると記載されています。
なぜこのように変更されたのでしょうか。MIPI D-PHY v2.0 を使用している場合、高速受信時に rxvalidhs が Low (0) に遷移することはありますか。
いいえ、MIPI D-PHY の使用時に rxvalidhs が Low (0) に遷移することはありません。
この変更は意図的なものであり、PG202 での波形でキャプチャされています。
これは、MIPI D-PHY のデザインにおける変更が原因です。
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
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54550 | LogiCORE IP MIPI D-PHY - Vivado 2015.3 およびそれ以降のバージョンのリリース ノートおよび既知の問題 | N/A | N/A |
AR# 67258 | |
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日付 | 12/12/2019 |
ステータス | アクティブ |
種類 | 一般 |
デバイス | |
ツール | |
IP |