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説明

高速モードでの受信時に rxvalidhs の動作が変更される理由を教えてください。

2015 年 11 月 18 日付発行の『MIPI D-PHY v1.0 LogiCORE IP 製品ガイド』には次のような記載があります。

「rxvalidhs can go Low during high-speed reception due to FIFO latency in D-PHY RX」 (D-PHY RX での FIFO のレイテンシが原因で、高速モードでの受信時に rxvalidhs が Low になることがある)

一方で、2016 年 4 月 6 日付発行の『MIPI D-PHY v2.0 LogiCORE IP 製品ガイド』 (PG202) には、高速受信時では rxvalidhs が常に High になると記載されています。

なぜこのように変更されたのでしょうか。MIPI D-PHY v2.0 を使用している場合、高速受信時に rxvalidhs が Low (0) に遷移することはありますか。

ソリューション

いいえ、MIPI D-PHY の使用時に rxvalidhs が Low (0) に遷移することはありません。

この変更は意図的なものであり、PG202 での波形でキャプチャされています。

これは、MIPI D-PHY のデザインにおける変更が原因です。

• MIPI D-PHY v1.0 は、XiPHY FIFO からの非同期読み出しを実行し、深さの浅いファブリック FIFO を使用して PPI ドメインに変換していました。CDC およびクロック レートの不一致により、高速モードのデータ受信時に rxvalidhs が Low に遷移することがありました。
• MIPI D-PHY v2.0 は XiPHY の FIFO_WRCLK_OUT を RX クロック レーンから利用し、CDC 要件を取り除きます。RX データパスに FIFO がなくなるため、MIPI D-PHY v2.0 で rxvalidhs が Low に遷移することはありません。

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