AR# 67332

LogiCORE DisplayPort v7.0 (Rev. 1) - axi_clk および vid_clk に同じクロックが接続されていると、このクロックで駆動されている DisplayPort IP 外のパスに対し、クロック間のタイミング レポートの下に制約のついていないパスが数多くレポートされる

説明

axi_clk および vid_clk の共通クロックを使用しています。このクロックは、DisplayPort IP 外のロジックの駆動にも使用されています。

この共通クロックのクロック間のタイミング レポートの下に、制約のついていないパスが数多くレポートされています。

ソリューション

axi_clk および vid_clk を共有するのは、適切な使用ケースではありません。解像度が変更になるたびにビデオ クロックが即時変更されるからです。

AXI インターフェイスの場合は、25 から 135 MHz クロック、RX ビデオ クロックには 150 MHz 以上の周波数のクロックを使用することを推奨します。 


DisplayPort RX IP は常に、axi_clk および vid_clk を関連していないクロックとして捉えます。 

次の max_delay 制約は、_clocks.xdc ファイルで生成されます。 

これらは、axi_clk と vid_clk との間のクロッキング ドメインをまたぐのに使用されます。

set_max_delay -datapath_only 40 -from [ get_clocks -of_objects [get_ports s_axi_aclk] ] -to  $rd_vid_clock set_max_delay -datapath_only 40 -from $rd_vid_clock -to  [ get_clocks -of_objects [get_ports s_axi_aclk] 

axi_clk と vid_clk 両方の共通クロックがある場合、この共通クロックの周期制約はコア内部で max_delay 遅延に上書きされます。 


この共通クロックにより駆動されるパスはすべてフォルス パスと考えられ、タイミング レポートで制約のついていないパスとしてレポートされます。

デザインでクロッキング リソースが不足している場合は、set_max_delay を手動でコメントアウトして問題を回避できます。

これは、ザイリンクスで提供するサポートの範囲を超えています。そのような使用ケースの機能は、ユーザーの責任において検証してください。

AR# 67332
日付 04/30/2018
ステータス アーカイブ
種類 一般
IP